REV.

Информация, предоставленная компанией Analog Devices, как полагают, является точной и

надежными. Тем не менее, не несет ответственности берет на себя Analog Devices его

использования, а также за любые нарушения патентов или других прав третьих сторон

, которые могут возникнуть в результате ее использования. Лицензия не предоставляется косвенно или

в противном случае какой-либо патент или патентные права, Analog Devices.

Аккредитив

2

MOS Dual, Полная,

12-Bit/14-Bit серийного ЦАП

AD7242/AD7244

Функциональная блок-схема

ОБЩИЕ СВЕДЕНИЯ

AD7242/AD7244 является быстрое, полное, двойной 12-bit/14-bit

напряжение на выходе D / A конвертер. Она состоит из 12-bit/14-bit

ЦАП, 3 V похоронили Zener ведения, выход ЦАП и усилителями

высокоскоростной последовательный интерфейс логики.

Интерфейс обоих ЦАП является последовательной, сведение к минимуму числа контактов и

позволяющими небольшой размер пакета. Стандартные сигналы управления позволяют

интерфейс для большинства процессоров DSP и микроконтроллеры.

Асинхронный управления КСР обновления для ЦАП выполнен

по возможности с отдельным входом для каждой LDAC КСР.

AD7242/AD7244 действует с ± 5 питания V,

обеспечения аналоговых диапазон выходных ± 3 В. REF OUT / REF

В функция позволяет ЦАП быть изгнаны из на-чипе 3 V

ссылки или от внешнего источника ссылки.

AD7242/AD7244 изготовлен в линейных Совместимость

CMOS (LC

2

MOS), передовые технологии смешанного процесса, что

сочетает в себе точность биполярного схем CMOS с низким уровнем мощности

логики. Обе части доступны в 24-контактный разъем, 0,3-дюймовый, пластик

или герметичный двухрядный пакета (DIP), а в 28-выводном, пластик

маленький набросок (SOIC) пакета. AD7242 и AD7244 являются

в таких же раскладку, что позволяет легко модернизировать с 12-бит

для 14-разрядных вычислений.

ОСОБЕННОСТИ

Два 12-Bit/14-Bit ЦАП с выходом усилители

AD7242: 12-бит

AD7244: 14-бит

On-Chip опорного напряжения

Расселение время быстрого

AD7242: 3 с до 1 / 2 LSB

AD7244: 4 с до 1 / 2 LSB

Высокоскоростной последовательный интерфейс

Работает от 5 V Поставки

Указанный более -40 С до +85 С в пластиковые пакеты

Низкое энергопотребление - 130 мВт тип

Ключевые продукты

1. Полная, двойной ЦАП 12-Bit/14-Bit

AD7242/AD7244 предоставляет полный функции

создания напряжения в 12-bit/14-bit резолюции. Часть

функций на чипе ведения выходного буфера и усилители

2 12-bit/14-bit D / A конвертеров.

2. Высокоскоростной последовательный интерфейс

AD7242/AD7244 обеспечивает высокую скорость, простой в использовании,

последовательный интерфейс, позволяющий прямой интерфейс с DSP процессоры

и микроконтроллеров. Отдельный последовательный порт предусмотрено

каждого ЦАП.

3. Малый размер пакетов

AD7242/AD7244 доступна в-контактный DIP 24 и 28 -

контактный SOIC пакет предлагает экономить значительное пространство над

похожие решени� �.

Один Технология Пути, PO Box 9106, Норвуд, М. 02062-9106, США

Tel: 617/329-4700

World Wide Web сайт: http://www.analog.com

Факс: 617/326-8703

© Analog Devices, Inc, 1996

REV.

-2 -

AD7242/AD7244-SPECIFICATIONS

(V

DD

= +5 V 5% V

С.

= -5 V 5%, AGND DGND = = 0 V, REF = INA

REF INB = +3 В. V

Ута

, V

OUTB

нагрузка на AGND: R

L

= 2 А, C

L

= 100 пФ.

Все характеристики T

MIN

Т

MAX

если не указано иное.)

AD7242

Параметр

J, версии

1

K, B Версии

1

Единицы

Условия испытаний / Комментарии

DC ТОЧНОСТЬ

Разрешение

12

12

Биты

Интегральная нелинейность

± 1

± 1 / 2

LSB макс

Дифференциальная нелинейность

± 1

± 1

LSB макс

Гарантированная Монотонные

Биполярное нулевой ошибкой

± 5

± 5

LSB макс

Позитивные полномасштабной ошибке

2

± 5

± 5

LSB макс

Отрицательные полномасштабной ошибках

2

± 5

± 5

LSB макс

Справочные данные

3

REF OUT @ +25 ° C

2.99/3.01

2.99/3.01

V мин / макс V

T

MIN

Т

MAX

2.98/3.02

2.98/3.02

V мин / макс V

REF OUT TK коэффициент

35

35

ппм / ° C тип

Номер изменения нагрузки

(Δ REF OUT против Δ I)

-1

-1

мВ макс

Рег Ток нагрузки Меняют (0 μ μ-500)

Справочная INPUTS

REF INA, REF INB Диапазон входного

2.85/3.15

2.85/3.15

V мин / макс V

3 В ± 5%

Входной ток

1

1

μ макс

Дискретных входов

(LDACA, LDACB, TFSA, TFSB,

TCLKA, TCLKB, DTA, DTB)

Входной High Voltage, V

INH

2,4

2,4

V мин

V

DD

= 5 В ± 5%

Входной низкого напряжения, V

INL

0,8

0,8

V макс

V

DD

= 5 В ± 5%

Входной ток, я

В

± 10

± 10

μ макс

V

В

= 0 В до V

DD

Входная емкость, C

В

4

10

10

пФ макс

Аналоговые выходы

(V

Ута

, V

OUTB

)

Диапазон напряжения выходного

± 3

± 3

V ном

DC Выходное сопротивление

0,1

0,1

Ω тип

Ток короткого замыкания

20

20

мА тип

AC ХАРАКТЕРИСТИКИ

4

Выходное напряжение время установления

Расселение время с точностью до ± 1 / 2 LSB на конечную величину

Позитивные полномасштабной изменении

3

3

μ с макс

Обычно 2 с μ

Отрицательные полномасштабной изменении

3

3

μ с макс

Обычно 2 с μ

Цифро-аналоговые Glitch Импульс

10

10

нВ сек тип

КСР кодекса Заменить все 1s Все 0s

Цифровые проходные

2

2

нВ сек тип

Источник до развязки

110

110

дБ тип

V

OUT

= 10 кГц волны синуса

Требования к питанию

V

DD

+5

+5

V ном

± 5% для указанной эффективности

V

С.

-5

-5

V ном

± 5% для указанной эффективности

Я

DD

27

27

ма макс

Совокупная текущая из двух V

DD

Пальцы

Я

С.

15

15

мА макс

Совокупная текущая из двух V

С.

Пальцы

Рассеиваемая мощность

195

195

мВт макс

Как правило 130 мВт

ПРИМЕЧАНИЯ

1

Температурный диапазон заключаются в следующем: J, K Versions: -40 ° C до +85 ° C, A, B Versions: -40 ° C до +85 ° C.

2

Измеренные в связи с REF IN и включает в себя биполярного компенсировать ошибки.

3

Для емкостных нагрузок более 50 пФ, резистора не требуется (см. Внутренний номер раздела).

4

Пример испытания при +25 ° C для обеспечения соблюдения.

Технические характеристики могут изменяться без предварительного уведомления.

AD7242 путешествий ЗАКАЗ

Температура

Интеграл

Пакет

Модель

Диапазон

Нелинейность

Option *

AD7242JN

-40 ° С до +85 ° C

± 1 LSB макс

N-24

AD7242KN

-40 ° С до +85 ° C

± 1 / 2 LSB макс

N-24

AD7242JR

-40 ° С до +85 ° C

± 1 LSB макс

R-28

AD7242KR

-40 ° С до +85 ° C

± 1 / 2 LSB макс

R-28

AD7242AQ

-40 ° С до +85 ° C

± 1 LSB макс

Q-24

AD7242BQ

-40 ° С до +85 ° C

± 1 / 2 LSB макс

Q-24

* N = пластиковый DIP; Q = Cerdip; R = малых IC Outline (SOIC).

AD7244

Параметр

J, версии

1

Версия S

1

Единицы

Условия испытаний / Комментарии

DC ТОЧНОСТЬ

Разрешение

14

14

Биты

Интегральная нелинейность

± 2

± 2

LSB макс

Дифференциальная нелинейность

± 1

± 1

LSB макс

Гарантированная Монотонные

Биполярное нулевой ошибкой

± 10

± 10

LSB макс

Позитивные полномасштабной ошибке

2

± 10

± 10

LSB макс

Отрицательные полномасштабной ошибках

2

± 10

± 10

LSB макс

Справочные данные

3

REF OUT @ +25 ° C

2.99/3.01

2.99/3.01

V мин / макс В

T

MIN

Т

MAX

2.98/3.02

2.98/3.02

V мин / макс V

REF OUT TK коэффициент

35

35

ппм / ° C тип

Номер изменения нагрузки

(Δ REF OUT против Δ I)

± < font face="Times">2 LSB макс

N-24

AD7244JR

-40 ° С до +85 ° C

± 2 LSB макс

R-28

AD7244AQ

-40 ° С до +85 ° C

± 2 LSB макс

Q-24

AD7244SQ

3

-55 ° С до +125 ° C

± 2 LSB макс

Q-24

ПРИМЕЧАНИЯ

1

Чтобы заказать MIL-STD-883, класс B, обрабатываемых деталей, добавление / 883B части числа.

Обращайтесь в местный офис продаж военной спецификации и доступность.

2

N = пластиковый DIP; Q = Cerdip; R = малых IC Outline (SOIC).

3

Эта оценка будет доступна в / 883B обработки только.

AD7242/AD7244

REV.

-4 -

ВНИМАНИЕ!

ОУР SENSITIVE УСТРОЙСТВО

ВНИМАНИЕ!

ОУР (электростатический разряд), чувствительные устройства. Электростатические заряды достигать 4000 V легко

накопить на организм человека и испытательное оборудование и может выполнять без обнаружения.

Хотя AD7242/AD7244 особенность собственной защиты ОУР схем, постоянное повреждение

может происходить на устройствах под действием высоких энергии электростатических разрядов. Таким образом, надлежащее ОУР

меры предосторожности для избежания ухудшения производительности или потерю функциональности.

Временные характеристики

1, два

Предельные при Т

MIN

, T

MAX

Предельные при Т

MIN

, T

MAX

Параметр

(J, K, A, B Версии)

(S Version)

Единицы

Условия / Комментарии

т

1

50

50

нс мин

TFS для TCLK заднему фронту

т

2

75

100

нс мин

TCLK заднему фронту в TFS

т

3

3

150

200

нс мин

TCLK Время цикла

т

4

30

40

нс мин

Данные действительны на TCLK установки времени

т

5

75

100

нс мин

Данные действительны на TCLK Hold время

т

6

40

40

нс мин

LDAC широтно-импульсной

ПРИМЕЧАНИЯ

1

Сроки технические характеристики исследуемого образца при 25 ° C для обеспечения соблюдения. Все входные сигналы указаны с TR = ф = 5 нс (10% до 90% от 5 V), приуроченной из вольт-

возраст уровне 1,6 В.

2

На рисунке 6.

3

TCLK Mark / Space соотношение составляет 40/60 по 60/40.

Максимальная нагрузка ABSOLUTE *

(T

= +25 ° C, если не указано иное)

V

DD

в AGND. . . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

V

С.

в AGND. . . . . . . . . . . . . . . . . . . . . . . . . 0,3 В до -7 V

AGND к DGND. . . . . . . . . . . . . . . . -0,3 В до V

DD

+ 0,3 V

V

OUT

в AGND. . . . . . . . . . . . . . . . . . . . . . . . . . . . V

С.

к V

DD

REF OUT к AGND. . . . . . . . . . . . . . -0,3 В до V

DD

+ 0,3 V

REF INA, REF INB к AGND. . . . . . . -0,3 В до V

DD

+ 0,3 V

Цифровых входов DGND. . . . . . . . . . . . -0,3 В до V

DD

+ 0,3 V

Диапазон рабочих температур

J, K версии

AD7244. . . . . . . . . . . . . . . . . . . . . . . . . . . 0 ° С до +70 ° C

AD7242. . . . . . . . . . . . . . . . . . . . . . . . . -40 ° С до +85 ° C

, Версии B. . . . . . . . . . . . . . . . . . . . . . . -40 ° С до +85 ° C

S версия. . . . . . . . . . . . . . . . . . . . . . . . . -55 ° С до +125 ° C

(V

DD

= +5 V 5%, V

С.

= -5 V 5%, AGND DGND = = 0 V)

PIN КОНФИГУРАЦИИ

Диапазон температуры хранения. . . . . . . . . . . . -65 ° С до +150 ° C

Ведущие температуры (пайка, 10 сек). . . . . . . . . . . . +300 ° C

Тепловыделение (Любой пакет) до +75 ° C. . . . . . . 550 мВт

Derates выше +75 ° С. . . . . . . . . . . . . . . . . . . . . 6 мВт / ° C

* Подчеркивает выше числе перечисленные в разделах "Абсолют Оценки Максимум" может привести к

к необратимому повреждению устройства. Это стресс рейтинг только функциональных возможностей

устройства в таких или любых других указанных выше условий, перечисленных в оперативной

разделах данной спецификации не подразумевается. Воздействие абсолютной максимально допустимая

условиях в течение длительного периода может повлиять на устройство надежности.

DIP

SOIC

AD7242/AD7244

REV.

-5 -

AD7242/AD7244 PIN Описание функций

DIP

Номер штырька

Мнемонический

Описание

1

LDACA

Нагрузка ЦАП, дискретный вход. Новое слово передается в ЦАП защелка от входа защелка на осенне-

ING краю этого сигнала. Если LDACA трудно проводного низкая, данные пе редаются с ввода защелки в КСР

Защелка на шестнадцатой заднему фронту TCLKA после TFSA идет низкими.

2

TFSA

Передача Frame синхронизации, логика входа. Это кадр или сигнал для синхронизации DACA

данных с последовательной передачи данных ожидается после падения краю этого сигнала.

3

ДТА

Передача данных, логики входа. Это ввода данных, которая используется в сочетании с TFSA и

TCLKA для передачи последовательных данных для ввода защелки А.

4

TCLKA

Передача часы, дискретный вход. Серийный бит данных для DACA являются запертом по заднему фронту TCLKA

когда TFSA мала.

5

DGND

Цифровые Ground. Оба DGND булавки для устройства должны быть связаны между собой в устройстве.

6

TP1

Испытание Pin 1. Используется при тестировании устройств. Не подключайте ничего с этим выводом.

7

V

DD

Позитивные питания, 5 В ± 5%. Оба V

DD

Булавки для устройства должны быть связаны между собой в устройстве.

8

AGND

Analog Ground. Оба AGND булавки для устройства должны быть связаны между собой в устройстве.

9

V

OUTB

Analog выходного напряжения от DACB. Этот вывод исходит от буферного усилителя. Диапазон биполярного,

± 3 с V REF INB = 3 В.

10

V

С.

Отрицательные питания, -5 В ± 5%. Оба V

С.

Булавки для устройства должны быть связаны между собой в устройств� �.

11

TP2

Испытание Pin 2. Используется при тестировании устройств. Не подключайте ничего с этим выводом.

12

REF INB

DACB опорного напряжения входа. Опорного напряжения для DACB применяется с этим выводом. Это внутренне

буферный после этого используются DACB. Номинального опорного напряжения для правильной работы

AD7242/AD7244 составляет 3 В.

13

LDACB

Нагрузка ЦАП, дискретный вход. Новое слово передается в ЦАП защелка B с B ввода защелки в осенне-

ING краю этого сигнала. Если LDACB трудно проводного низкая, данные передаются с ввода защелки B в КСР

Защелка B на шестнадцатой заднему фронту TCLKB после TFSB идет низкими.

14

TFSB

Передача Frame синхронизации, логика входа. Это кадр или сигнал для синхронизации DACB

данных с последовательной передачи данных ожидается после падения краю этого сигнала.

15

DTB

Передачи данных, логики входа. Это ввода данных используется в сочетании с TFSB и TCLKB к

передачи последовательных данных для ввода защелки B.

16

TCLKB

Передача часы, дискретный вход. Серийный бит данных для DACB являются запертом по заднему фронту TCLKB

когда TFSB мала.

17

DGND

Цифровые Ground. Оба DGND булавки для устройства должны быть связаны между собой в устройстве.

18

ТР3

Испытание Pin 3. Используется при тестировании устройств. Не подключайте ничего с этим выводом.

19

V

DD

Позитивные питания, 5 В ± 5%. Оба V

DD

Булавки для устройства должны быть связаны между собой в устройстве.

20

AGND

Analog Ground. Оба AGND булавки для устройства должны быть связаны между собой в устройстве.

21

V

Ута

Analog выходного напряжения от DACA. Этот вывод исходит от буферного усилителя. Диапазон биполярного,

± 3 V REF с INA = 3 В.

22

V

С.

Отрицательные питания, -5 В ± 5%. Оба V

С.

Булавки для устройства должны быть связаны между собой в устройстве.

23

REF OUT

Напряжение справочные данные. Для работы ЦАП с этим внутренние ссылки, REF OUT следует

подключены к обоим REF INA и REF INB. Внешние возможности нагрузки ссылка μ 500 А.

24

REF INA

DACA опорного напряжения входа. Опорного напряжения для DACA применяется с этим выводом. Это внутренне

буферный после этого используются DACA. Номинального опорного напряжения для правильной работы

AD7242/AD7244 составляет 3 В.

AD7242/AD7244

REV.

-6 -

Описание схемы

AD7242/AD7244 содержит два 12-bit/14-bit D / A-преобразования

ERS, каждый с усилителем выходной буфер. Часть также содержит

входного буфера ссылка усилителя для каждой КСР, и на чипе

3 V ведения.

D / A Раздел

AD7242/AD7244 содержит два 12-bit/14-bit напряжения режиме

D / A конвертеров, каждый из которых состоит высокостабильных тонкопленочных резисторов

и высокая скорость однополюсный на два направления переключателей. Упрощенный

Схема для раздела ЦАП показано на рисунке 1.

MSB, 3 слова данных декодируются ехать 7

переключатели AG. На AD7242, 9 LSBs переключатель

9-бит R-2R лестнице структура в то время как на AD7244, 11 LSBs

переключатель 11-битные R-2R лестнице структуры. Выходное напряжение

Из этого преобразователя имеет одинаковую полярность в качестве опорного

Напряжение, REF IN.

REF IN напряжения внутренне амортизируется единство получить

усилитель после этого используются в D / A конвертеров и

биполярная схема смещения. D / A конвертер настроен и

оцененные в 3 ссылки V, а устройство протестированы с 3 V

применительно к REF IN. Операционная AD7242/AD7244 см. на-

ENCE напряжения за пределы ± 5% терпимости диапазон может привести к

упала производительность со стороны.

Рисунок 1. КСР Лестница Структура

Внутренний номер

На чипе ссылка с температурной компенсацией похоронили

Zener ссылки, завод Trimmed за 3 В ± 10 мВ.

ссылки могут быть использованы для обеспечения как опорного напряжения для

2 D / A конвертеров и биполярная схема смещения. Это

достигнуто путем подключения REF OUT к REF INA и REF INB.

Опорного напряжения может быть использован для других компонентов

и способен обеспечить до 500 μ с внешней нагрузки.

Максимальная рекомендуемая емкость по ссылке

выходной контакт для нормальной работы 50 пФ. Если ссылка

вывод должен управлять емкостной нагрузки, превышающей 50 пФ,

200 Ω резистора должен быть помещен в серии с емкостной

нагрузки. Развязка REF OUT штифт с серии 200 Ω резистор

и параллельная комбинация 10 μ F конденсатора тантала и

0,1 μ F керамических конденсаторов как показано на рисунке 2 уменьшает шум

спектральной плотности ведения (см. рисунок 4). С помощью этого

Схема развязки д ля получения опорного напряжения для БС

INA и REF INB дает до развязки номер канала

от 110 дБ (REF подключения непосредственно к REF INA и

REF INB дает 80 дБ). Канала к каналу изоляции 110

дБ с помощью внешнего использования.

Внешняя ссылка

В некоторых приложениях, пользователь может потребовать системе отсчета или

другие внешние ссылки на диск AD7242/AD7244

ссылка входа. 3 показано, как можно ссылку AD586

быть обусловлено предоставить 3 V ссылкой требуется

AD7242/AD7244 входы справки.

Рисунок 2. Цепь соединения для REF OUT с внешним

Емкостной нагрузкой свыше 50 пФ

Рисунок 3. AD586 вождения AD7242/AD7244 номер Входы

AD7242/AD7244

REV.

-7 -

Выходной усилитель

Выходы из каждого напряжения в режиме ЦАП буфер

по неинвертирующего усилителя. Буферного усилителя способна

развивающихся ± 3 V через 2 Ω K и 100 пФ нагрузки на землю, и

может производить 6 V пик-пик волны сигнала синус на частоте

20 кГц. Выход обновляется заднему фронту

соответствующих входных LDAC. Выходное напряжение урегулирования времени,

в рамках 1 / 2 LSB его окончательное значение, как правило, менее 2 с для μ

AD7242 и 2,5 μ с для AD7244.

Малого сигнала (200 мВ стр.) пропускной способности выходного буфера

усилителя, как правило, 1 МГц. Выходной шум от

усилитель низкой, с фигурой 30 нВ / √ Гц при частоте

1 кГц. Широкополосный шум усилителя экспонатов

типичная пик-пик фигура μ 150 V для 1 выход МГц

пропускной способности. На рисунке 4 показан типичный график шума спектральных

плотность в зависимости от частоты для буферного усилителя и

на чипе ссылки (в том числе и без развязки

компонентов).

Рисунок 4. Спектральной плотности шума от частоты

Transfer Function

Базовой конфигурации цепи для AD7242/AD7244 является

показано на рисунке 5. Таблицу I и Таблицу II показать идеальный вход

код выходного напряжения отношений для AD7242, и

AD7244 соответственно. Входной кодирования для AD7242/AD7244 является

2s дополнение.

Рисунок 5. Основные Схема соединений

Для AD7242, выходное напряжение может быть выражено в терминах

на входе код, N, используя следующие соотношения:

V

OUT

=

2 • N • REF IN

4096

где -2048 ≤ N ≤ 2047

Для AD7244, выходное напряжение может быть выражено в терминах

на входе код, N, используя следующие соотношения:

V

OUT

=

2 • N • REF IN

16384

где -8192 ≤ N ≤ 8191

Таблица I. Д. 7242 Идеальный ввода / вывода кодекса Таблица кодекса

КСР защелка Содержание

MSB

LSB

Аналоговый выход, V

OUT

*

01 11 1111 1111

+2.998535 V

01 11 1111 1110

2,99707 V

00 00 0000 0001

+0.001465 V

00 00 0000 0000

0 V

11 11 1111 1111

-0,001465 V

10 00 0000 0001

-2,998535 V

10 00 0000 0000

-3 V

* При условии REF IN = 3 В.

Таблица II. AD7244 Идеальный ввода / вывода таблицы кодов кодекса

КСР защелка Содержание

MSB

LSB

Аналоговый выход, V

OUT

*

01 1111 1111 1111

+2.999634 V

01 1111 1111 1110

2,99268 V

00 0000 0000 0001

+0.000366 V

00 0000 0000 0000

0 V

11 1111 1111 1111

-0,000366 V

10 0000 0000 0001

-2,999634 V

10 0000 0000 0000

-3 V

* При условии REF IN = 3 В.

AD7242/AD7244

REV.

-8 -

СРОКИ И КОНТРОЛЯ

Связь с AD7242/AD7244 осуществляется через 6 серийный логики

ресурсов. Они состоят из отдельных серийных часов, слово разработке и

линий передачи данных для каждого ЦАП. КСР обновления контролируется 2

цифровые входы: LDACA для обновления V

Ута

и для LDACB

обновление V

OUTB

. Эти материалы можно утверждать, независимо от

микропроцессором, внешнего таймера, при точном обновления

интервалом не требуется. Кроме того, LDACA и LDACB

входы могут быть изгнаны из декодированного адресная шина позволяет

микропроцессорное управление над КСР обновления, а также данные

сообщение AD7242/AD7244 ввода защелки.

AD7242/AD7244 содержит две защелки на ЦАП, входной

защелки и КСР защелки. Данные должны быть загружены до ввода защелки

под контролем TCLKA, TFSA и ДТА для ввода защелки

И TCLKB, TFSB и DTB для ввода защелки B. Затем данные

переведен из входной защелки в КСР, защелка под контролем

сигнала, LDACA, а LDACB контроля загрузки КСР

Защелка B от входа Защелка B. Только данных, содержащихся в КСР

Задвижки определяет аналоговые выходы AD7242/AD7244.

Данные загружаются в ввода защелки под контролем соответственно

Tive TCLK, TFS и DT сигналов. AD7242/AD7244

ожидает 16-разрядный поток последовательных данных от входов DT. Данные

должен быть действителен по заднему фронту TCLK. Вход TFS

обеспечивает сигнала синхронизации фрейма, который рассказывает AD7242 /

AD7244, что действительный серийный данные будут размещены на входных DT

на ближайшие 16 заднему фронтам TCLK. На рисунке 6 показан

Временная диаграмма для работы какого-либо из двух последовательных входных

порты на части.

Хотя 16 бит данных, тактовая частота во входной защелки, только

12 бит передаются в КСР защелка и AD7242

14 бит, будут переведены на AD7244. Таким образом, 4 бит

AD7242 потока данных, 2 бита в AD7244 потока данных

не заботится, поскольку их значение не влияет на КСР защелки данных.

Разрядной позиции не заботится следуют данные КСР

начиная с MSB (см. Рисунок 6).

Соответствующих сигналов LDAC контроля за передачей данных

соответствующих КСР защелок. Как правило, данные загружаются с КСР

таскаться по заднему фронту LDAC. Однако, если LDAC проводится

низким, серийный данные загружаются в КСР защелку на шестнадцатом

заднему фронту TCLK. Если LDAC низкий, во время загрузки

последовательной передачи данных для ввода защелки, защелка не КСР обновление происходит

по заднему фронту LDAC. Если LDAC остается низкой до серийного

перевод завершен, то обновление происходит на шестнадцатом

заднему фронту TCLK. Если LDAC возвращает высокого перед порядковым

передача данных завершена, не КСР защелки обновление происходит.

Если 17 или больше TCLK края возникают при TFS мала,

семнадцатой (и далее) часы края игнорируются, т.е. не

далее данные разгонял во входной защелки после шестнадцатой

TCLK края после падения край TFS.

Рисунок 6. AD7242/AD7244 Временная диаграмма

AD7242/AD7244

REV.

-9 -

Микропроцессорная взаимодействия

Микропроцессорный интерфейс с AD7242/AD7244 осуществляется через

серийный автобус, который используется стандартный протокол совместимый с DSP

процессоров и микроконтроллеров. Интерфейс связи

состоит из отдельных передать разделу для каждой из ЦАП.

Каждая секция имеет тактового сигнала, сигналов и данных кадра или

стробимпульс.

Цифры с 7 по 11 показать AD7242/AD7244 настроен

для взаимодействия ряда популярных процессоров цифровой обработки сигналов и

микроконтроллеров.

AD7242/AD7244 к ADSP-2101/ADSP-2102 интерфейс

Рисунок 7 показывает последовательный интерфейс между AD7242/AD7244

и ADSP-2101/ADSP-2102 процессора DSP. ADSP-

2101/ADSP-2102 имеет два последовательных порта, а в интерфейс

Показано, как последовательные порты используются, по одному для каждого ЦАП. Последовательный

порты не должны быть использованы, в том случае, когда только один последовательный

используется порт, дополнительные линии (DACA / DACB, как показано в других

последовательные интерфейсы) будет иметь для декодирования 1 TFS линии

обеспечить TFSA и TFSB линии AD7242/AD7244.

Рисунок 7. AD7242/AD7244 к ADSP-2101/ADSP-2102

Интерфейс

Три последовательных линий первого порта, Sport1, из

ADSP-2101/ADSP-2102 подключить непосредственно к 3 серийных

ввод линии по DACA AD7242/AD7244. Три последовательных

линий SPORT2 подключить непосредственно к 3 последовательных линий на

DACB последовательный порт ввода. Данные ADSP-2101/ADSP-2102 является

действительный на падающем края SCLK. Общий сигнал LDAC является

использоваться для управления и LDACA LDACB ресурсов. Это показано на

быть получено из таймер или часы схемы восстановления, но другой

управления или адресной строке ADSP-2101/ADSP-2102 может быть

использован для этих материалов. С другой стороны, и LDACA

LDACB входы AD7242/AD7244 может быть жестко

низкий, в этом случае обновление КСР защелки и аналоговый

мероприятия состоится 16 заднему фронту SCLK (после

соответствующего сигнала TFS идет низкий).

AD7242/AD7244 к DSP56000 интерфейс

Последовательный интерфейс между AD7242/AD7244 и

DSP56000 показано на рисунке 8. DSP56000 настроен

в нормальном режиме, асинхронные операции с воротами часов. Это

Кроме того, созданный для 16-разрядных слов с SCK и SC2 в качестве продукции и

контроль FSL бит установлен в 0. SCK внутренне, образующихся на

DSP56000 и применяться как TCLKA и TCLKB

входы AD7242/AD7244. Данные DSP56000 является

действительный на падающем края SCK. Последовательный порт данных, STD

диски ДТА и DTB последовательный ввод данных линий

AD7242/AD7244.

SC2 выход обеспечивает импульс для разработки достоверные данные. Это

является активным высокой производительностью и является воротами в DACA / DACB

контроль линии после этого используются TFSA и TFSB входов

в AD7242/AD7244. DACA / DACB линии определяет

которые КСР последовательной передачи данных должна быть передана, то есть, что TFS

линия является активным, если SC2 является активным.

Как и в предыдущем интерфейс, общий вход LDAC показано

вождения LDACA и LDACB входы AD7242/AD7244.

Снова эти LDAC материалы могли бы жестко на низком уровне,

этом случае V

Ута

или V

OUTB

будет обновляться на шестнадцатом

заднему фронту SCK после TFSA или TFSB ввода идет низкими.

Рисунок 8. AD7242/AD7244 к DSP56000 интерфейс

AD7242/AD7244

REV.

-10 -

AD7242/AD7244 к TMS320C25 интерфейс

Рисунок 9 показывает последовательный интерфейс между AD7242/AD7244

и DSP процессор TMS320C25. В этом интерфейсе,

CLKX и FSX сигналов TMS320C25 генерируются из

часы / таймер схемы. FSX штифт TMS320C25

должен быть сконфигурирован как вход. CLKX используется для предоставления как

TCLKA и TCLKB входы AD7242/AD7244. DX

в TMS320C25 также направляется на последовательной линии данных каждого

входного порта AD7242/AD7244.

Данные TMS32020 действительна на заднему фронту CLKX

после FSX идет низкими. Этот сигнал FSX стробируется с DACA /

DACB контрольная линия для определения TFSA или TFSB идет

низкий, когда FSX идет низкими.

Часы / таймер схема также генерирует сигнал для LDAC

AD7242/AD7244 синхронизировать обновление результатов с

последовательной передачи. Как и в предыдущей диаграммы интерфейса,

общий вход LDAC показано вождения и LDACA

LDACB входы AD7242/AD7244. Снова, эти

LDAC входов может быть жестко низкий, в этом случае V

Ута

или

V

OUTB

будет обновляться на шестнадцатой заднему фронту CLKX

после TFSA или TFSB ввода идет низкими.

Рисунок 9. AD7242/AD7244 к TMS320C25 интерфейс

AD7242/AD7244 на 87C51 интерфейс

Последовательный интерфейс между AD7242/AD7244 и 87C51

микроконтроллера представлен на рисунке 10. TXD из 87C51

диски и TCLKA TCLKB из AD7242/AD7244 а

RXD диски два последовательных линий данных части. TFSA и

TFSB сигналы выводятся из P3.2 P3.3 и, соответственно.

87C51 обеспечивает LSB его SBUF зарегистрироваться в качестве первого бит

в последовательном потоке данных. Таким образом, пользователь должен будет обеспечить

, что данные в реестр SBUF правильно расположены таким образом

все равно бит первого для передачи AD7242 /

AD7244, последний бит должен быть отправлен LSB слова будет

загружен AD7242/AD7244. Когда данные будут передаваться

в части, P3.2 (для DACA) или P3.3 (для DACB) берется низком уровне.

Данные о RXD действительна на заднему фронту TXD. 87C51

передает его последовательной передачи данных в 8-битные байты только 8 падения

часы края, происходящих в цикле передачи. Для загрузки данных

AD7242/AD7244, P3.2 (для DACA) и P3.3 (для DACB) остается

низким после первых 8 бит передаются и второй байт

Затем данные передаются серийно AD7242/AD7244. Когда

второй передачи серийного завершения P3.2 линии (для DACA)

или P3.3 линии (для DACB) берется высокая.

На рисунке 10 показано как LDAC входы AD7242/AD7244

жестко низком уровне. В результате в КСР защелки и аналоговый

выход один на ЦАП будет обновляться на шестнадцатом

заднему фронту TXD после соответствующего сигнала TFS для этого

КСР прошло низком уровне. Кроме того, схемы, используемые в предыдущих

интерфейсов, в котором LDAC входы изгнаны из таймера

могут быть использованы.

Рисунок 10. AD7242/AD7244 на 87C51 интерфейс

AD7242/AD7244 для 68HC11 интерфейс

На рисунке 11 показано последовательный интерфейс между AD7242/AD7244

и 68HC11 микроконтроллера. SCK из 68HC11 диски

TCLKA и TCLKB из AD7242/AD7244 а MOSI

выход дисков два последовательных линий данных AD7242/AD7244.

TFSA и TFSB сигналы выводятся из PC6 и PC7,

соответственно.

Для корре� �тной работы этого интерфейса, 68HC11 следует

сконфигурирована таким образом, что его CPOL бит 0 и CPHA бит 1.

Когда данные будут переданы в части, PC6 (для DACA) или

PC7 (для DACB) берется низком уровне. Когда 68HC11 настроен

как это, данные о MOSI действителен по заднему фронту SCK.

68HCll передает ее последовательной передачи данных в 8-битные байты только 8

падение часы края, происходящих в цикле передачи. Для загрузки данных

в AD7242/AD7244, PC6 (для DACA) или PC7 (для DACB)

остается низким после первых 8 бит передаются и второй

байт данных, то серийно переданы AD7242/AD7244.

При передаче второй серийный завершения линии PC6 (для

DACA) или PC7 линии (для DACB) берется высокая.

Рисунок 11. AD7242/AD7244 для 68HC11 интерфейс

На рисунке 11 показано как LDAC входы AD7242/AD7244

жестко низком уровне. В результате в КСР защелки и аналоговый

выход один на ЦАП будет обновляться на шестнадцатом

заднему фронту SCK после соответствующего сигнала TFS для этого

КСР прошло низком уровне. Кроме того, схемы, используемые в предыдущих

интерфейсов, в котором LDAC входы изгнаны из таймера

могут быть использованы.

AD7242/AD7244

REV.

-11 -

ПРИМЕНЕНИЕ AD7242/AD7244

Хорошее расположение печатной платы цепи так же важно, как общая

схемное себя в достижении высокой скорости преобразователя perfor-

Манс. AD7242 работает на размер LSB от 1,465 мВ, а

AD7244 работает на размер LSB из 366 μ В. Таким образом,

Дизайнер должен быть сознательным минимизации шума в обоих

преобразователя, так и в окружающих схемы. Переключение

Режим питания не рекомендуется, так как переключение

спайки могут прокормить до на-чипе усилителя. Другие причины

, представляющие интерес, контуро� � заземления и цифровых проходных от

микропроцессоров. Это те факторы, которые влияют на какой-либо высокой

производительность конвертера, а также надлежащее расположение PCB, что сводит к минимуму

этих эффектов необходимо для лучшей производительности.

СХЕМА СОВЕТЫ

Убедитесь, что макет для печатных плат отделил

цифровых и аналоговых линий, насколько это возможно. Будьте осторожны, не

выполнить какие-либо цифровые трек вместе трек аналогового сигнала. Создание

одной земле аналог точки (звезда земля) отдельно от логики

системы заземления. Место этой звезды землю как можно ближе к

AD7242/AD7244. Подключение всех аналоговых основания этой звезды

земли, а также подключить AD7242/AD7244 булавки DGND к

этой земле. Не подключайте другие цифровые оснований для этого

аналоговых точки земли.

Низкое сопротивление аналогового и цифрового питания общие

возвращает имеют важное значение для малой шумностью высокопроизводительных

преобразователей. Таким образом, пленка шириной эти треки должны быть

все как можно более широким. Использования земельных самолетов минимизирует

Сопротивление путей, а также охранники из аналоговых схем

цифрового шума.

ШУМ

Держите сигнала приводит на V

Ута

и V

OUTB

сигналов и

сигнала приводит к возвращению AGND как можно более коротким, чтобы свести к минимуму

шум связи. В случаях, когда это невозможно, используйте

экранированный кабель между выходами ЦАП и их назначения.

Сокращение цепи сопротивления земли столько, сколько возможно, так как

любые потенциальные различия в земли между КСР и его

запоминающее устройство выглядит как ошибка напряжения в серии с

ЦАП.

AD7242/AD7244

REV.

-12 -

Габаритные размеры

Размеры показаны в дюймах и (мм).

C1421-10-10/90

Отпечатано в США

Пластиковые DIP (N-+24)

Cerdip (Q-24)

SOIC (R-28)