ссылки.

MAX186/MAX188

Low-Power, 8-канальный,

Serial-Bit АЦП 12

6

________________________________________________________________________________________________

__________________________________________Typical Характеристики Рабочий

0,30

-0,05

-60

140

Электропитания ОТКАЗА

в зависимости от температуры

0,00

0,25

Температура (° C)

PSR (LSBs)

60

0,10

0,05

-40

20

100

0,15

0,20

-20 0

40

80

120

V

DD

= +5 В ± 5%

V

С.

= 0В и-5V

2,456

ВНУТРЕННЯЯ опорного напряжения

в зависимости от температуры

2,452

2,455

Температура (° C)

VREFADJ (V)

2,454

2,453

-40 -20 0 20 40 60 80 100 120

0,16

0

-60

-20

60

140

CHANNEL-TO-CHANNEL OFFSET MATCHING

в зависимости от температуры

0,02

0,12

Температура (° C)

OFFSET соответствия (LSBs)

20

100

0,10

0,04

-40

0

40

80

120

0,14

0,08

0,06

20

-140

0

66.5kHz

MAX186/MAX188 БПФ - 133kHz

-120

0

-80

-100

-40

-20

-60

р = 10 кГц

FS = 133kHz

33.25kHz

Амплитуда (дБ)

ЧАСТОТА

р = 10 кГц

е

ы

= 133kHz

T

= +25 ° C

PIN

NAME

FUNCTION

1-8

CH0-CH7

Отбор проб аналоговых входов

9

V

С.

Отрицательное напряжение питания. Галстук к 5V ± 5% или AGND

10

SHDN

11

VREF

Трехуровневая Завершение ввода. Тяговая SHDN низким закрывает MAX186/MAX188 до 10 мкА (макс.)

ток, в противном случае MAX186/MAX188 функционировать в полном объеме. Тяговая SHDN высокой ставит реф-

erence-буферного усилителя в режиме внутренней компенсации. Сдача SHDN поплавок ставит справочно-буфера

усилителя в режиме внешней компенсации.

_____________________________________________________________Pin Описание

Цифровые землей

Позитивные Напряжение питания, +5 V ± 5%

MAX186/MAX188

Low-Power, 8-канальный,

Serial-Bit АЦП 12

_______________________________________________________________________________________ 7

PIN

NAME

FUNCTION

12

REFADJ

13

AGND

Analog Ground. Кроме того, в входами для одного состава переходов.

14

DGND

15

Даут

Серийный выходных данных. Данные из разгонял на заднему фронту SCLK. Высокое сопротивление, когда CS является высоким.

16

SSTRB

17

DIN

18

CS

19

SCLK

Вклад-буферного усилителя Рег. Чтобы отключить справочно-буферного усилителя, галстук, чтобы REFADJ

V

DD

.

Последовательный ввод часы. Часы данных в и из последовательного интерфейса. В режиме внешнего часы, SCLK также устанавливает

Скорость преобразования. (Нагрузка не должна превышать 40% до 60% в режиме внешнего часы.)

Серийный порт Строуб. В режиме внутренней часы, SSTRB низкий, когда начинают MAX186/MAX188

A / D конвертации и идет высоко, когда преобразование выполняется. В режиме внешнего часы, SSTRB импульсов

высокими для 1 часы период до принятия решения MSB. Высокое с опротивление, когда CS является высоким (внешний режим).

Active-Низкая Chip Выбрать. Данные не будут работать, если на DIN CS является низким. Когда CS является высокой, Даут

высокое сопротивление.

Последовательный ввод данных. Данные в разгонял в связи с ростом краю SCLK.

20

V

DD

+5 V

3k

C

LOAD

DGND

Даут

C

LOAD

DGND

3k

Даут

А. Высокая-Z, чтобы V

Огайо

и V

ПР

к V

Огайо

B. Высокая-Z, чтобы V

ПР

и V

Огайо

к V

ПР

+5 V

3k

C

LOAD

DGND

Даут

C

LOAD

DGND

3k

Даут

V

Огайо

Высокий-Z

б V

ПР

Высокий-Z

Рисунок 1. Цепей нагрузки для Включить время

Рисунок 2. Цепей нагрузки для инвалидов время

INPUT

SHIFT

РЕГИСТРАЦИЯ

CONTROL

LOGIC

INT

CLOCK

ПРОИЗВОДСТВО

SHIFT

РЕГИСТРАЦИЯ

2,46 V

ССЫЛКИ

(MAX186)

T / H

ANALOG

INPUT

MUX

12-BIT

SAR

АЦП

В

Даут

SSTRB

V

DD

DGND

V

С.

SCLK

DIN

CH0

CH1

СН3

СН2

CH7

CH6

CH5

СН4

AGND

REFADJ

VREF

OUT

REF

CLOCK

4,096 V

20k

≈ 1,65

1

2

3

4

5

6

7

8

10

11

12

13

15

16

17

18

19

MAX186

MAX188

CS

SHDN

20

14

9

Рисунок 3. Блок-схема

________________________________________________Pin Описание (продолжение)

MAX186/MAX188

_______________Detailed Описание

MAX186/MAX188 использования последовательных приближений

метод преобразования и ввода трек / удержание (T / H), схема-

Ry для преобразования аналогового сигнала в 12-битный цифровой выход.

Гибкий последовательный интерфейс обеспечивает удобный интерфейс для

микропроцессоров. Никакие внешние конденсаторы являются держать

требуется. На рисунке 3 показана блок-схема

MAX186/MAX188.

Псевдо-дифференциальный вход

Выборки архитектуры АЦП аналоговые ком-

отделяющий показано на эквивалентной входной цепи

(Рис. 4). В одном состава режиме IN + внутренне

переключился на CH0-CH7 и IN-переключается на AGND. В

дифференциальный режим, В + и В-выбираются из пар

из CH0/CH1, CH2/CH3, CH4/CH5 и CH6/CH7.

Настройка каналов таблицах 3 и 4.

В дифференциальном режиме, В и В + внутренне включен

к одному из аналоговых входов. Эта конфигурация

псевдо-дифференциальных о том, что только сигнал на

В + оцифровывается. Обратной стороне (IN-) должно оставаться СТА-

BLE в пределах ± 0.5LSB (± 0.1LSB для достижения лучших результатов) с

по AGND во время преобразования. Достижения этой

при подключении 0.1μF конденсатор с AIN-(выберите-

ред аналогового ввода, соответственно) до AGND.

При приобретении интервал выбран в качестве канала

позитивный вклад (IN +) заряжает конденсатор C

HOLD

.

приобретение интервал охватывает три SCLK циклов и заканчивается

на падающем SCLK края после последнего бита на входе

управляющее слово было введено. В конце Акуи-

переход интервале T / H параметр открывает, сохраняя заряд

о C

HOLD

в качестве образца сигнала на В +.

Преобразования интервала начинается с ввода мультиплекс-

э переключения C

HOLD

от положительного ввода (IN +), чтобы

отрицательный вход (IN-). В одном состава режиме, т-сим-

AGND слоя. Этот узел ZERO дисбаланс на входе

компаратора. Емкостного КСР регулирует в течение

оставшуюся часть цикла преобразования восстановить узел

ZERO в 0В в пределах бит 12. Это

действие эквивалентно передаче заряда 16PF х

[(V

В

+) - (V

В

-)] С C

HOLD

в двоично-взвешенных

емкостного КСР, которые в свою очередь, формирует цифровой пред-

возбуждения аналогового сигнала.

Трек / Hold

T / H вступает в режиме слежения на падающем часы

края после пятой бит 8-разрядный контроль слова не было

смещается дюйма T / H вступает в режим удержания на падающем

часы края после восьмой бит контроля слово

был перенесен дюйма Если конвертер настроен на

однополярных входов, IN-подключен к AGND и

Конвертор образцов "+" вход. Если конвертер

создана для дифференциальных входов, IN-соединение с "-"

вклада, и разница

|

В + - IN-

|

оцифровывается. В

В конце преобразования, позитивный вклад соединяет

к В +, В и С

HOLD

сборы входного сигнала.

Время, необходимое для T / H, чтобы приобрести входной сигнал

является функцией, как быстро его вклад емкости

взимается. Если источник сигнала сопротивление входного высока,

приобретение время удлиняется и больше времени должны быть

позволило между преобразованиями. Приобретение время рас-

рассчитанных по:

т

А-Я

= 9 х (R

S

+ R

В

) Х 16PF,

где R

В

= 5K Ω, R

S

= Источник сопротивления

входного сигнала, и т

А-Я

никогда не опускается ниже 1.5μs. Обратите внимание, что

импедансов источника ниже 5K Ω существенно не

влияют на производительность AC АЦП. Высшее источник

импедансов может использоваться, если входной конденсатор кон-

подключать к аналоговым входам, как показано на рисунке 5. Внимание

что входной конденсатор фильтра формы RC с входным

источник сопротивления, ограничившись в полосы сигнала АЦП.

Полоса пропускания по входу

вход в отслеживания схема АЦП имеет 4.5MHz

малого сигнала, полоса пропускания, что позволяет оцифровывать

высокоскоростной переходных событий и измерения периодических сиг-

сигналы с пропускной превышает АЦП дискретизации

Скорость с недостаточной помощью техники. Для того чтобы избежать< /span>

высокочастотных сигналов псевдонимы в частоту

группы интересов, сглаживание для фильтрации рекомендуется.

Low-Power, 8-канальный,

Serial-Bit АЦП 12

8

_______________________________________________________________________________________

CH0

CH1

СН2

СН3

СН4

CH5

CH6

CH7

AGND

C

SWITCH

TRACK

T / H

SWITCH

10k

R

S

C

HOLD

HOLD

12-битный ЦАП Емкостные

VREF

ZERO

Компаратор

-

+

16PF

Однотактный режим: в + = СНО-CH7, IN-= AGND.

Дифференциальный режим: В + и в отобранных из пар

CH0/CH1, CH2/CH3, CH4/CH5, CH6/CH7.

При каждом отсчете,

MUX INPUT SWITCHES

Из отобранных В +

КАНАЛ ДЛЯ ОТДЕЛЬНЫХ

В канале.

INPUT

MUX

Рисунок 4. Эквивалентный входной цепи

Полный масштаб

V

REFADJ

х *

Analog Диапазон ввода и защиты на входе

Внутренняя защита диоды, которые зажимают аналогового

вклад в V

DD

и V

С.

, Позволяют входного канала на контактах

колеблются от V

С.

- 0.3V до V

DD

+ 0.3V без повреждений.

Тем не менее, для точного преобразования вблизи полной шкалы,

затраты не должны превышать V

DD

более чем на 50 мВ, либо

меньше, чем V

С.

на 50 мВ.

Если аналоговый вход превышает 50 мВ за под-

слоев, не прямого смещения защиты диодов

Офф-каналов через 2 миллиампер, как чрезмерное

ток будет ухудшать точность преобразования

на канал.

Полномасштабной входного напряжения зависит от напряжения на

VREF. См. Таблицы 1a и 1b.

Quick Look

Для оценки выполнения аналогового

MAX186/MAX188 быстро, используя схемы на рисунке 5.

MAX186/MAX188 требуют контрольный байт будет записан

10 на DIN до каждого перехода. Связывание DIN с +5 V

каналы в управлении байт $ FF (HEX), которые вызывают

MAX186/MAX188

Low-Power, 8-канальный,

Serial-Bit АЦП 12

_______________________________________________________________________________________ 9

Ссылка

Нулевой

Масштаб

Полный масштаб

Внутренний номер

(MAX186 только)

0В

4,096 V

0В

на VREF

0В

VREF

Внешняя ссылка

на REFADJ

Ссылка

Отрицательный

Полный масштаб

Нулевой

Масштаб

Внутренний номер

(MAX186 только)

-4.096V / 2

0В

Внешняя ссылка

на REFADJ

-1/2V

REFADJ

х *

0В

на VREF

-1 / 2 VREF

0В

4,096 V / 2

1 / 2 V

REFADJ

х *

+1 / 2 VREF

0.1μF

V

DD

DGND

AGND

V

С.

CS

SCLK

DIN

Даут

SSTRB

SHDN

+5 V

Северная Каролина

0.01μF

CH7

REFADJ

VREF

C2

0.01μF

2,5 V

ССЫЛКИ

C1

4.7μF

D1

1N4148

+5 V

К 0В

4.096V

ANALOG

INPUT

2,5 V

**

Осциллограф

CH1

СН2

СН3

СН4

* РАЗВЕРНУТОГО ANALOG INPUT, результат преобразования = $ FFF (HEX)

** НЕОБХОДИМЫЕ ДЛЯ MAX188 ONLY. Потенциометр МОЖЕТ использоваться вместо ВЕДЕНИЯ в испытательных целях.

MAX186

MAX188

+5 V

2MHz

ГЕНЕРАТОРА

SCLK

SSTRB

Даут *

Рисунок 5. Быстрый-Look цепь

* A = 1,678 для MAX186, 1,638 для MAX188

Таблица 1b. Биполярное Полный масштаб Zero масштаб и

Отрицательные полной шкалы

Таблица 1a. Однополярный полном объеме, Zero шкала

* A = 1,678 для MAX186, 1,638 для MAX188

MAX186/MAX188

одного состава однополярного переходов на CH7 во внешнем

режим часов, не выключая между конвергенции-

безобразий. В режиме внешнего часы, выходные импульсы SSTRB

высокими для 1 часы период до наиболее значимых бит

в результате преобразования бит-12 выходит из-Даут.

Варьируя аналоговый вход для CH7 должны изменить

Последовательность битов из Даут. В общей сложности 15 тактов

требуется на переход. Все переходы SSTRB

и Даут мероприятия происходят на падающем края SCLK.

Как начать преобразования

Переход начался в MAX186/MAX188

синхронизации управления байта в DIN. Каждый нарастающего фронта на

SCLK с низким CS, часы немного от DIN в

MAX186/MAX188 'внутренние регистра сдвига. После CS падает,

первые из которых прибыли логики "1" бит определяет MSB в

контрольный байт. До этого первый "старт" чуть прибывает, любой пит-

Бер логики "0" биты могут быть в разгонял DIN без каких-либо

эффект. Таблица 2 показывает, контроля байт формате.

MAX186/MAX188 полностью совместимы с

Микропровод и SPI устройств. Для SPI, выбрать правильный

часы полярности и отбора проб края в SPI контроля р-

isters: набор CPOL = 0 и CPHA = 0. Микропровод и SPI

как передать байт и получить байт в то же

время. Использование Типичное время работы Circuit, простейшие

программный интерфейс требует только три 8-битных трансфертов

выполнить преобразование (один 8-разрядный передачи настроить

АЦП, и еще два 8-разрядных передает часы из

12-разрядный результат преобразования).

Пример: Простой интерфейс программного обеспечения

Убедитесь, что серийный интерфейс процессор работает в мастер-

режиме, так что процессор генерирует серийный часов. Выбрать

тактовая частота 100 кГц, чтобы из 2MHz.

1) создать контрольный байт для внешних режиме ", звоните

это TB1. TB1 должны быть в следующем формате: 1XXXXX11

Двоичный, где Х обозначает определенный канал

и конверсии выбранного режима.

Low-Power, 8-канальный,

Serial-Bit АЦП 12

10

______________________________________________________________________________________

Bit 7

Bit 6

Bit 5

Bit 4

Bit 3

Bit 2

Bit 1

Bit 0

(MSB)

(LSB)

НАЧАЛО

SEL2

SEL1

SEL0

UNI / BIP

SGL / DIF

PD1

Pd0

Бит

Имя

Описание

7 (MSB)

НАЧАЛО

Первый логики "1" бит после CS низкий, определяет начало контрольный байт.

6

SEL2

Эти три бита выбрать, какой из 8 каналов используются для преобразования.

5

SEL1

См. Таблицы 3 и 4.

4

SEL0

3

UNI / BIP

1 = однополярным, 0 = биполярным. Выбор однополярного или биполярного преобразования режиме. В однополярном

режим аналогового входного сигнала от 0В до VREF могут быть преобразованы, в биполярном режиме

сигнала может варьироваться от-VREF / 2 + VREF / 2.

2

SGL / DIF

1 = одного состава, 0 = дифференциала. Выбор одного состава или дифференциальные преобразования. В

однотактный режим, сигнал входного напряжения, упоминаемые AGND. В дифференциальном режиме,

разность потенциалов между двумя каналами измеряется. См. Таблицы 3 и 4.

1

PD1

Выбор часов и выключения режима.

0 (LSB)

Pd0

PD1

Pd0

Режим

0

0

Полный выключения (I

Q

= 2μA)

0

1

Быстрый выключения (I

Q

= 30μA)

1

0

Внутренние часы режиме

1

1

Внешние режим � �асов

Таблица 2. Контрольно-байтовым

2) использование общего назначения I / O линии от центрального процессора тянуть

КС на MAX186/MAX188 низком уровне.

3) Передача TB1 и одновременно получать байт

и назовем ее RB1. Игнорировать RB1.

4) передача байта все нули ($ 00 HEX) и одновремен-

neously получить байт RB2.

5) передача байта все нули ($ 00 HEX) и одновремен-

neously получить байт RB3.

6) Pull КС на MAX186/MAX188 высока.

На рисунке 6 показан времени для этой последовательности. Байт RB2

RB3 и будет содержать результат преобразования

дополняется один ноль и три завершающих нулей.

Общее время преобразования является функция последовательного

Тактовая частота и объем мертвого времени между

8-битные передачи. Убедитесь в том, что общее время преобразования

не превышала 120μs, чтобы избежать чрезмерного T / H спада.

Цифровой выход

В однополярном режиме ввода, вывода прямой двоичный

(Рис. 15). Для биполярных входы, выход

двое-дополнения (см. рисунок 16). Данные из разгонял

по заднему фронту SCLK в MSB-первых формате.

MAX186/MAX188

Low-Power, 8-канальный,

Serial-Bit АЦП 12

______________________________________________________________________________________ 11

SEL2

SEL1

SEL0

CH0

CH1

СН2

СН3

СН4

CH5

CH6

CH7

AGND

0

0

0

+

-

1

0

0

+

-

0

0

1

+

-

1

0

1

+

-

0

1

0

+

-

1

1

0

+

-

0

1

1

+

-

1

1

1

+

-

Таблица 3. Выбор каналов в одно-, закончившийся режим (SGL /

DIFF

= 1)

SEL2

SEL1

SEL0

CH0

CH1

СН2

СН3

СН4

CH5

CH6

CH7

0

0

0

+

-

0

0

1

+

-

0

1

0

+

-

0

1

1

+

-

1

0

0

-

+

1

0

1

-

+

1

1

0

-

+

1

1

1

-

+

Таблица 4. Выбор канала в дифференциальный режим (SGL /

DIFF

= 0)

MAX186/MAX188

Внутренние и внешние часы режимы

MAX186/MAX188 может использовать либо внешней серийной

часы или внутренние часы, чтобы выполнить

последовательных приближений преобразования. В обоих часы

режимах, внешней синхронизации данных сдвигов в и из

MAX186/MAX188. T / H получает входной сигнал,

Последнее 3 бита управления байт, в разгонял

DIN. Биты PD1 и Pd0 управления байт программы

режим часов. Цифры с 7 по 10 показать сроки

характеристики, общие для обоих режимов.

Внешняя частота

В режиме внешнего часы, внешние часы не только сдвиги

данные в других местах, но и дис ки аналого-цифрового кон-

Версия шаги. SSTRB импульсов высокого за один такт период

после последнего бита управления байт. Последовательного приближения

разрядные решения mation производятся и появляются на Даут

ежегодно в течение 12 SCLK падения края (рис. 6).

SSTRB и Даут вдаваться высоким импедансом состояние, когда

CS идет высокими, а после следующего CS заднему фронту, SSTRB будет

выходной логики низком уровне. На рисунке 8 показано в сроки SSTRB

внешних режиме круглосуточно.

Преобразования должны завершить в некоторое минимальное время, или

еще спада на образец и удерживайте конденсаторы могут

ухудшить результаты конверсии. Использование внутренних режиме ", если

часы период превышает 10μs, или если серийный круглосуточно перерывов

может вызвать переход интервал превышает 120μs.

Low-Power, 8-канальный,

Serial-Bit АЦП 12

12

______________________________________________________________________________________

SSTRB

CS

SCLK

DIN

Даут

1

4

8

12

16

20

24

СНВ SEL2 SEL1 SEL0

UNI /

BIP

SCL /

DIFF

PD1 Pd0

B11

MSB

B10

B9

B8

B7

B6

B5

B4

B3

B2

B1

B0

LSB

ПРИОБРЕТЕНИЕ

1.5μs (CLK = 2MHz)

IDLE

Заполненной

Нулей

IDLE

КОНВЕРСИЯ

т

ACQ

A / D ГОСУДАРСТВА

RB1

RB2

RB3

• • •

• • •

• • •

• • •

CS

SCLK

DIN

Даут

т

CSH

т

CSS

т

CL

т

DS

т

DH

т

Д. В.

т

CH

т

DO

т

TR

т

CSH

Рисунок 6. 24-Bit Внешняя частота Преобразование в режиме синхронизации (SPI, QSPI и Микропровод совместимый)

Рисунок 7. Подробная интерфейс Serial-синхронизация

Внутренние часы

В режиме внутренней часы, MAX186/MAX188 генерировать

свои часы преобразования внутри страны. Это освобождает

микропроцессор от бремени ведения SAR-Con

Версия часы, а также позв оляет преобразование результатов, которые будут

читать назад на процессоре удобства, в любые часы

скорость от нуля до 10 МГц обычно. SSTRB идет на низком уровне

начать преобразования, а затем идет высоко, когда кон-

версия является полной. SSTRB будет низкой, не более

10μs, во время которого SCLK должны оставаться низким за лучший

низкий уровень шумов. Внутренние хранилища данных регистр,

преобразования в ходе. SCLK часов данных из

в этот реестр в любое время после преобразования ком-

plete. После SSTRB идет высокими, следующего падения часы края

будет производить MSB преобразования в Даут, сле-

дует оставшиеся биты в первом MSB-формат (см.

Рисунок 9). CS не должны привлекаться к низким раз кон-

Версия запущен. Тяговая CS высоким предотвращает данных

время разгонял в MAX186/MAX188 и 3-

Даут государств, но это не оказывает негативного эффекта внутреннего

часов в режиме преобразования уже идет. При взаимодействии

NAL режиме "не выбран, SSTRB не вдаваться в

высокоимпедансное состояние, когда CS идет высокими.

На рисунке 10 показано сроки SSTRB во внутренние часы

режиме. В режиме внутренней часы, данные могут быть сдвинуты в и

из MAX186/MAX188 на часы темпами, превышающими

4.0MHz, при условии, что минимальное время приобретения, т

А-Я

,

сохраняется выше 1.5μs.

MAX186/MAX188

Low-Power, 8-канальный,

Serial-Bit АЦП 12

______________________________________________________________________________________ 13

• • •

• • •

• • •

• • •

т

SDV

т

SSTRB

В Pd0 разгонял

т

STR

SSTRB

SCLK

CS

т

SSTRB

• • •

• • • •

•

SSTRB

CS

SCLK

DIN

Даут

1

4

8

12

18

20

24

СНВ SEL2 SEL1 SEL0

UNI /

DIP

SCL /

DIFF

PD1 Pd0

B11

MSB

B10

B9

B2

B1

B0

LSB

ПРИОБРЕТЕНИЕ

1.5μs (CLK = 2MHz)

IDLE

Заполненной

Нулей

IDLE

КОНВЕРСИЯ

10μs MAX

A / D ГОСУДАРСТВА

2

3

5

6

7

9

10

11

19

21

22

23

т

CONV

Рисунок 8. Внешняя частота SSTRB Режим Подробная синхронизация

Рисунок 9. Внутренняя тактовая синхронизация режима

MAX186/MAX188

Данные Обрамление

Заднему фронту CS не начала переход на

MAX186/MAX188. Логика первого высокой тактовой частоте в DIN является

интерпретировать как стартовый бит и определяет первый бит

контрольный байт. Переход начинается заднему фронту

SCLK после восьмой бит контроля байт (Pd0 бит)

является тактовая частота в DIN. Стартовый бит определяется как:

Первая высокая тактовая частота бит в DIN с низким CS-любой

время преобразователь находится в режиме ожидания, например, после V

КС

применяется.

ИЛИ

Первая высокая тактовая частота бит в DIN после бит 5

преобразования в прогресс разгонял на контактный Даут.

Если заднему фронту CS сил на стартовый бит до 5 бит

(B5) становится доступной, то текущие преобразования

будет прекращено, а новый начался. Таким образом,

быстрый MAX186/MAX188 может работать в 15 часов в

преобразования. Рис 11A показывает последовательный интерфейс сроки

необходимых для выполнения преобразования каждые 15 SCLK

циклов в режиме внешнего часов. Если CS мала и SCLK является

непрерывным, гарантия стартовый бит на первую синхронизацию в 16

нули.

Большинство микроконтроллеров требует, чтобы преобразования происходят в

кратны 8 SCLK часов; 16 часов за переход

Как правило, самый быстрый микроконтроллер, что может

диск MAX186/MAX188. Рис 11B показывает

последовательный интерфейс сроки, необходимые для выполнения конверсии-

Sion каждые 16 SCLK циклов в режиме внешнего часов.

__________ Применен ия информации

Power-On Сброс

Когда власть впервые применена и при SHDN не потянул

низким, внутренний сброса при включении питания схемы активирует

MAX186/MAX188 во внутренние режиме ", готовый к кон-

верт с SSTRB = высокая. После блоки питания имеют

стабилизировалась, внутреннее время сброса 100 мкс и не

переходы должны быть выполнены на этом этапе.

SSTRB высок на власть и, в случае CS мала, первый

логической 1 на DIN будет интерпретироваться как стартовый бит. До

преобразование имеет место, Даут перейдет из нулей.

Справочно-буфера компенсации

В дополнение к своей выключения функции SHDN контакт также

выбирает внутренней или внешней компенсации. Ком-

Sation влияет как власти до времени и максимальной конвергенции-

Sion скорости. Компенсация или нет, минимальный часы

ставка 100 кГц из-за спада на образец и удерживайте.

Для выбора внешнего компенсации, плавать SHDN. См.

Типичное время работы цепь, в которой используется конденсатор на 4.7μF

VREF. Значение 4.7μF или выше обеспечивает стабильность и

обеспечивает работу преобразователя на полной частоте

2MHz. Внешние компенсации увеличивается власти до времени (см.

Выбор Power-Down Modesection и табл. 5).

Внутренний компенсации не требует внешнего конденсатора в

VREF, и выбирается, потянув SHDN высока. Внутренний ком-

компенсация позволяет кратчайшие власти периодом времени, но только

обеспечиваться при помощи внешних часы и снижает макси-

мама тактовой частотой до 400kHz.

Low-Power, 8-канальный,

Serial-Bit АЦП 12

14

______________________________________________________________________________________

Часы В Pd0

т

SSTRB

т

CSH

т

CONV

т

SCK

SSTRB • • •

SCLK • • •

т

CSS

Примечание: Для достижения наилучших шумовых характеристиках, KEEP SCLK LOW во время преобразования.

CS • • •

Рисунок 10. Внутренняя тактовая SSTRB Режим Подробная синхронизация

Power-Down

Выбор ждущий режим

Вы можете сохранить власть путем размещения преобразователя

слаботочных останова между преобразованиями.

Выберите полного отключения питания или быстрого выключения режима через

биты 7 и 8 байт контроля DIN с высокой или SHDN

плавающей (см. Таблицы 2 и 6). Pull SHDN низких в любое время

закрыть преобразователя полностью. SHDN перекрывает

биты 7 и 8 слова DIN (см. Таблицу 7).

Полный ждущий режим отключает все функции чипа, которые привлекают

тока покоя, снижение Я

DD

и я

С.

как правило, в 2μA.

Быстрый ждущий режим отключает все схемы, кроме

Ширина запрещенной зоны ведения. Группа быстрого выключения режима

ток питания 30μA. Power-до времени может быть сокращен

в 5μs в режиме внутренней компенсации.

В обоих режимах закрытие программ, последовательный интерфейс

продолжает работать, однако, АЦП не будет конвертировать.

Таблица 5 показывает, как выбор справочно-буфера

компенсации и ждущий режим влияет как на

Мощность задержек и с максимальной частотой дискретизации.

В режиме внешнего компенсации, власти до времени

20мс с 4.7μF конденсатор компенсации (200 мс с

33μF конденсатора), когда конденсатор полностью не разрядится.

In fast power-down, you can eliminate start-up time by

using low-leakage capacitors that will not discharge

more than 1/2LSB while shut down. In shutdown, the

capacitor has to supply the current into the reference

(1.5µA typ) and the transient currents at power-up.

Figures 12a and 12b illustrate the various power-down

sequences in both external and internal clock modes.

Software Power-Down

Software power-down is activated using bits PD1 and

PD0 of the control byte. As shown in Table 6, PD1 and

PD0 also specify the clock mode. When software shut-

down is asserted, the ADC will continue to operate in

the last specified clock mode until the conversion is

завершена. Then the ADC powers down into a low quies-

cent-current state. In internal clock mode, the interface

remains active and conversion results may be clocked

out while the MAX186/MAX188 have already entered a

software power-down.

The first logical 1 on DIN will be interpreted as a start

bit, and powers up the MAX186/MAX188. После

start bit, the data input word or control byte also deter-

mines clock and power-down modes. Например, если

the DIN word contains PD1 = 1, then the chip will

remain powered up. If PD1 = 0, a power-down will

resume after one conversion.

MAX186/MAX188

Low-Power, 8-Channel,

Serial 12-Bit ADCs

______________________________________________________________________________________ 15

SCLK

DIN

Даут

CS

S

CONTROL BYTE 0

CONTROL BYTE 1

S

CONVERSION RESULT 0

B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

CONVERSION RESULT 1

SSTRB

B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

CONTROL BYTE 2

S

1

8

1

8

1

CS

SCLK

DIN

Даут

S

CONTROL BYTE 0

CONTROL BYTE 1

S

CONVERSION RESULT 0

B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

B11 B10 B9 B8

CONVERSION RESULT 1

• • •

• • •

• • •

• • •

Figure 11a. External Clock Mode, 15 Clocks/Conversion Timing

Figure 11b. External Clock Mode, 16 Clocks/Convers ion Timing

MAX186/MAX188

Low-Power, 8-Channel,

Serial 12-Bit ADCs

16

______________________________________________________________________________________

Ссылка

Reference-

VREF

Power-

Power-Up

Максимум

Buffer

Buffer

Конденсатор

Down

Задержка

Выборка

Compensation

(µF)

Режим

(sec)

Rate (ksps)

Режим

Включено

Внутренний

Быстро

5µ

26

Включено

Внутренний

Полный

300µ

26

Включено

Внешний

4,7

Быстро

See Figure 14c

133

Включено

Внешний

4,7

Полный

See Figure 14c

133

Инвалид

Быстро

2µ

133

Инвалид

Полный

2µ

133

Таблица 5. Typical Power-Up Delay Times

PD1 PD0

Device Mode

1

1

External Clock Mode

1

0

Internal Clock Mode

0

1

Fast Power-Down Mode

0

0

Full Power-Down Mode

SHDN

Устройство

Reference-Buffer

Состояние

Режим

Compensation

1

Включено

Internal Compensation

Плавающий

Включено

External Compensation

0

Full Power-Down

Не Доступно

Table 6. Software Shutdown and Clock Mode

Table 7. Hard-Wired Shutdown and

Compensation Mode

POWERED UP

FULL

POWER

DOWN

POWERED

UP

POWERED UP

Данные действительны

(12 DATA BITS)

Данные действительны

(12 DATA BITS)

DATA INVALID

VALID

EXTERNAL

EXTERNAL

ВНУТРЕННИЙ

SXXXXX 1 1

S

0 1

X

X

X

X

X

XXXXX

S

1 +1

FAST

POWER-DOWN

MODE

Даут

DIN

CLOCK

MODE

SHDN

SETS EXTERNAL

CLOCK MODE

SETS EXTERNAL

CLOCK MODE

SETS FAST

POWER-DOWN

MODE

Figure 12a. Timing Diagram Power-Down Modes, External Clock

MAX186/MAX188

Low-Power, 8-Channel,

Serial 12-Bit ADCs

______________________________________________________________________________________ 17

FULL

POWER-DOWN

POWERED

UP

POWERED UP

Данные действительны

Данные действительны

INTERNAL CLOCK MODE

SXXXXX 1 0

S

0 0

X

X

X

X

X

S

MODE

Даут

DIN

CLOCK

MODE

SETS INTERNAL

CLOCK MODE

SETS FULL

POWER-DOWN

КОНВЕРСИЯ

КОНВЕРСИЯ

SSTRB

1

0 0

DIN

REFADJ

VREF

2.5V

0В

4V

0В

1

0 1

1

1

1

1

0 0

1

0 1

FULLPD

FASTPD

NOPD

FULLPD

FASTPD

2ms WAIT

COMPLETE CONVERSION SEQUENCE

т

BUFFEN

≈ 15µs

τ = RC = 20k Ω x C

REFADJ

(ZEROS)

CH1

CH7

(ZEROS)

Hardware Power-Down

The SHDN pin places the converter into the full

power-down mode. Unlike with the software shut-down

modes, conversion is not completed. It stops coinci-

dentally with SHDN being brought low. Существует нет

power-up delay if an external reference is used and is

not shut down. The SHDN pin also selects internal or

external reference compensation (s ee Table 7).

Power-Down Sequencing

The MAX186/MAX188 auto power-down modes can

save considerable power when operating at less than

maximum sample rates. The following discussion illus-

trates the various power-down sequences.

Lowest Power at up to 500

Conversions/Channel/Second

The following examples illustrate two different power-down

sequences. Other combinations of clock rates, compen-

sation modes, and power-down modes may give lowest

power consumption in other applications.

Figure 14a depicts the MAX186 power consumption for

one or eight channel conversions utilizing full

power-down mode and internal reference compensation.

A 0.01µF bypass capacitor at REFADJ forms an RC filter

with the internal 20k Ω reference resistor with a 0.2ms

time constant. To achieve full 12-bit accuracy, 10 time

constants or 2ms are required after power-up. Ожидание

2ms in FASTPD mode instead of full power-up will reduce

the power consumption by a factor of 10 or more. Это

achieved by using the sequence shown in Figure 13.

Figure 12b. Timing Diagram Power-Down Modes, Internal Clock

Рисунок 13. MAX186 FULLPD/FASTPD Power-Up Sequence

MAX186/MAX188

Lowest Power at Higher Throughputs

Figure 14b shows the power consumption with

external-reference compensation in fast power-down,

with one and eight channels converted. The external

4.7µF compensation requires a 50µs wait after power-up,

accomplished by 75 idle clocks after a dummy conver-

Сион. This circuit combines fast multi-channel conversion

with lowest power consumption possible. Полный

power-down mode may provide increased power sav-

ings in applications where the MAX186/MAX188 are

inactive for long periods of time, but where intermittent

bursts of high-speed conversions are required.

External and Internal References

The MAX186 can be used with an internal or external

reference, whereas an external reference is required for

the MAX188. Diode D1 shown in the Typical Operating

Circuit ensures correct start-up. Any standard signal

diode can be used. For both parts, an external refer-

ence can either be connected directly at the VREF ter-

minal or at the REFADJ pin.

An internal buffer is designed to provide 4.096V at

VREF for both the MAX186 and MAX188.

MAX186's internally trimmed 2.46V reference is

buffered with a gain of 1.678. The MAX188's buffer is

trimmed with a buffer gain of 1.638 to scale an external

2.5V reference at REFADJ to 4.096V at VREF.

MAX186 Internal Reference

The full-scale range of the MAX186 with internal reference

is 4.096V with unipolar inputs, and ±2.048V with bipolar

ресурсов. The internal reference voltage is adjustable to

±1.5% with the Reference-Adjust Circuit of Figure 17.

Внешняя ссылка

With both the MAX186 and MAX188, an external refer-

ence can be placed at either the input (REFADJ) or the

output (VREF) of the internal buffer amplifier.

REFADJ input impedance is typically 20k Ω for the

MAX186 and higher than 100k Ω for the MAX188, where

the internal reference is omitted. At VREF, the input

impedance is a minimum of 12k Ω for DC currents.

During conversion, an external reference at VREF must

be able to deliver up to 350µA DC load current and have

an output impedance of 10 Ω or less. If the reference has

higher output impedance or is noisy, bypass it close to

the VREF pin with a 4.7µF capacitor.

Low-Power, 8-Channel,

Serial 12-Bit ADCs

18

______________________________________________________________________________________

1000

1

0

100

300

500

MAX186

FULL POWER-DOWN

10

100

MAX186-14A

CONVERSIONS PER CHANNEL PER SECOND

200

400

2ms FASTPD WAIT

400kHz EXTERNAL CLOCK

INTERNAL COMPENSATION

50

150

250

350

450

8 CHANNELS

1 CHANNEL

AVG. SUPPLY CURRENT (µA)

10,000

10

0

MAX186/MAX188

FAST POWER-DOWN

100

1000

CONVERSIONS PER CHANNEL PER SECOND

2k

8 CHANNELS

1 CHANNEL

4k

6k

8k

10k 12k 14k 16k 18k

2MHz EXTERNAL CLOCK

EXTERNAL COMPENSATION

50µs WAIT

AVG. SUPPLY CURRENT (µA)

Рис 14a. MAX186 Supply Current vs. Sample Rate/Second,

FULLPD, 400kHz Clock

Рис 14B. MAX186/MAX188 Supply Current vs. Sample

Rate/Second, FASTPD, 2MHz Clock

3,0

2,5

2,0

1,5

1,0

0,5

0

0.0001 0.001

0,01

0,1

1

10

TIME IN SHUTDOWN (sec)

POWER-UP DELAY (ms)

Figure 14c. Typical Power-Up Delay vs. Time in Shutdown

Using the buffered REFADJ input avoids external

buffering of the reference. To use the direct VREF input,

disable the internal buffer by tying REFADJ to V

DD

.

Transfer Function and Gain Adjust

Figure 15 depicts the nominal, unipolar input/output

(I/O) transfer function, and Figure 16 shows the bipolar

input/output transfer function. Code transitions occur

halfway between successive integer LSB values. Выходной

coding is binary with 1 LSB = 1.00mV (4.096V/4096) for

unipolar operation and 1 LSB = 1.00mV ((4.096V/2 -

-4.096V/2)/4096) for bipolar operation.

Figure 17, the MAX186 Reference-Adjust Circuit, shows

how to adjust the ADC gain in applications that use the

internal reference. The circuit provides ±1.5%

(±65LSBs) of gain adjustment range.

Layout, Grounding, Bypassing

For best performance, use printed circuit boards.

Wire-wrap boards are not recommended. Board layout

should ensure that digital and analog signal lines are

separated from each other. Do not run analog and digi-

tal (especially clock) lines parallel to one another, or

digital lines underneath the ADC package.

Figure 18 shows the recommended system ground

соединений. A single-point analog ground (“star”

ground point) should be established at AGND, sepa-

rate from the logic ground. All other analog grounds

and DGND should be connected to this ground. Нет

other digital system ground should be connected to

this single-point analog ground. The ground return to

the power supply for this ground should be low imped-

ance and as short as possible for noise-free operation.

High-frequency noise in the V