БПФ (F
В
= 494.5068MHz, длиной записи 8192)
MAX104toc19
ANALOG INPUT частота (МГц)
Амплитуда (дБ)
ENOB = 7,51 BITS
SNR = 46.8dB
THD =-51.9dB
SFDR = 52.1dB
-5
-6
-7
-8
-9
-10
500
1500 2500
ANALOG INPUT BANDWIDTH
-6 ДБ НИЖЕ РАЗВЕРНУТОГО
MAX104toc22
ANALOG INPUT частота (МГц)
Амплитуда (дБ)
Малого сигнала BANDWIDTH = 2,4 ГГц
-128,0
-102,4
-51,2
-76,8
-25,6
0
0
200
100
300
400
500
БПФ
(F
В
= 1005.0049MHz, длиной записи 8192)
MAX104toc20
ANALOG INPUT частота (МГц)
Амплитуда (дБ)
ENOB = 7,51 BITS
SNR = 46.3dB
THD =-52.8dB
SFDR = 53.7dB
-128,0
-76,8
-51,2
-102,4
-25,6
0
0
200
<
nobr>100
300
400
500
Двухцветная интермодуляционных
БПФ (F
IN1
= 124MHz, е
IN2
= 126MHz,
7dB НИЖЕ РАЗВЕРНУТОГО, длиной записи 8192)
MAX104toc21
ANALOG INPUT частота (МГц)
Амплитуда (дБ)
е
IN1
е
IN2
0
-1
-2
-3
-4
-5
500
1500 2500
ANALOG INPUT BANDWIDTH
FULL-POWER
MAX104toc23
ANALOG INPUT частота (МГц)
Амплитуда (дБ)
FULL-POWER BANDWIDTH = 2,2 ГГц
-0,5
-0,2
-0,3
-0,4
-0,1
0
0,1
0,2
0,3
0,4
0,5
0
32
64
96
128 160 192 224 256
Интегральная нелинейность
против выходного кода
(Низкочастотный LOOP DATA SERVO)
MAX104toc24
Выходной код
INL (LSB)
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
_______________________________________________________________________________________ 9
Типичное время работы Характеристики (продолжение)
(V
КС
= V
КС
I = V
КС
D = +5 V, V
EE
=-5V, V
КС
O = 3,3 V, связанные с REFIN REFOUT, е
S
= 1Gsps, T
= +25 ° C, если иное не
отметили.)
Pin Описание
-0,5
-0,2
-0,3
-0,4
-0,1
0
0,1
0,2
0,3
0,4
0,5
0
32
64
96
128 160 192 224 256
Дифференциальная нелинейность
против выходного кода
(НИЗКОЧАСТОТНОМ LOOP DATA SERVO)
MAX104toc25
Выходной код
DNL (LSB)
-70
-68
-69
-66
-67
-64
-65
-63
-61
-62
-60
-5,50
-5,30
-5,10
-4,90
-4,70
-4,50
Коэффициент нелинейных искажений против V
EE
(F
В
= 125MHz, -1 дБ FS)
MAX104-28
V
EE
(V)
THD (дБ)
-70
-68
-69
-66
-67
-64
-65
-63
-61
-62
-60
4,50
4,70
4,90
5,10
5,30
5,50
Коэффициент нелинейных искажений
против V
КС
I = V
КС
= V
КС
D
(F
В
= 125MHz, -1 дБ FS)
MAX104-29
V
КС
(V)
THD (дБ)
500ps/div
DREADY Время нарастания / спада,
DATA RISE OUTPUT / спада
DREADY
(200mV/div)
DATA
(200mV/div)
MAX104toc26
1,0
1,1
1,2
1,3
1,4
1,5
0
1000
500
1500
2000
2500
КСВ против частоты аналогового INPUT
MAX104toc27
ANALOG INPUT частота (МГц)
КСВ
Test Point. Не подключайте.
TestPoint (TP)
A10, E17, F2, P3, R17, R18
Цифровые землей
GNDD
A11, B11, B16, B17, C11, C16, U9, U17,
V9, V17, V18, W9
PECL Напряжение питания, +3 +5 V на V
V
КС
O
A12-A19, B19, C19, D19, E19, F19,
G19, H19, J19, K19, L19, M19, N19,
P19, T19, U19, V19, W10-W19
Analog Напряжение питания +5 В. Поставки аналоговых компаратора массива.
V
КС
A9, B9, C9, U7, V7, W7
Analog Ground. Для компаратора массива.
GNDA
A8, B8, C8, U6, V6, W6
Контакты
Аналоговое Напряжение питания +5 В. Поставки T / H усилитель, часы рас-
bution, ширина запрещенной зоны полномочий и ссылки усилителя.
V
КС
Я
A5, B5, C5, H2, H3, M2, M3, U5, V5, W5
Analog Ground. Для T / H усилитель, часы распределения, ширина запрещенной зоны
ссылки, а также ссылки усилителя.
ВНРД
A1-A4, A6, A7, B1, B2, C1, C2, D1, D2,
D3, G1, H1, J2, J3, K1-K3, L2, L3, M1,
N1, T2, T3, U1, V1, V2, W1-W4
FUNCTION
NAME
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
10
______________________________________________________________________________________
Pin Описание (продолжение)
Контакты
Analog Напряжение питания-5В. Поставки T / H усилитель, часы рас-
Тион, ширина запрещенной зоны полномочий и ссылки усилителя.
V
EE
B3, B4, C3, C4, E3, F3, G2, G3, N2, N3,
U2, U3, U4, V3, V4
FUNCTION
NAME
Рег Ground. Должен быть подключен к ВНРД.
GNDR
B6, B7
Основным результатом реализации данных Bit 0 (LSB)
Р0 +
B12
Цифровые Напряжение питания, +5 V
V
КС
D
B10, B18, C10, C17, C18, T17, T18, U8,
U18, V8, W8
Основным результатом реализации данных Bit 1
P1 +
B14
Вход синхронизации
REFIN
C6
Дополнительный выход данных Bit 1
A1 +
B15
Дополнительный выход данных Bit 0 (LSB)
A0 +
B13
Дополнительные выходные данные первичного Bit 0 (LSB)
P0-
C12
Дополнительные выходные данные первичного Bit 1
P1-
C14
Дополнительный Дополнительный выход данных Bit 0 (LSB)
A0-
C13
TTL / CMOS Demux Разделить выбора входного
1: DIV4 режиме Прореживание
0: демультиплексируются DIV2 режиме
DIVSELECT
D17
Die температуры точки испытаний измерения. См. Die температуры
Измерение сечения.
ICONST
E1
Галстук к V
КС
O для питания вспомогательного порта. Галстук с GNDD к власти
вниз.
AUXEN2
D18
Дополнительный Дополнительный выход данных Bit 1
A1-
C15
Справочные данные
REFOUT
C7
Die температуры точки испытаний измерения. См. Die температуры
Измерение сечения.
IPTAT
Е2
Настройка смещения входного
VOSADJ
F1
TTL / CMOS Demux Включить контроль
1: Включить Demux
0: Отключить Demux
DEMUXEN
E18
Основным результатом реализации данных Bit 2
P2 +
F18
Дополнительный выход данных Bit 2
A2 +
G18
Дополнительный Дополнительный выход данных Bit 2
A2-
G17
Дополнительные выходные данные первичного Bit 2
P2-
F17
Дополнительные выходные данные первичного Bit 3
P3-
H17
Основным результатом реализации данных 3 Bit
P3 +
H18
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
______________________________________________________________________________________ 11
Pin Описание (продолжение)
Дифференциальное входное напряжение (-)
VIN-
J1
Дополнительный выход данных Bit 3
A3 +
J18
Первичный выход данных Bit 4
P4 +
L18
Дополнительные выходные данные первичного Bit 4
P4-
L17
Дополнительный Дополнительный выход данных Bit 3
A3-
J17
Дополнительный выход данных Bit 4
A4 +
M18
Основным результатом реализации данных Bit 5
P5 +
N18
Дополнительные выходные данные первичного Bit 5
P5-
N17
Контакты
Дополнительный Дополнительный выход данных Bit 5
А5-
P17
FUNCTION
NAME
Этот контакт должен быть подсоединен к ВНРД.
TestPoint (TP)
P2
Дополнительный отбор проб-Часы входного
CLK-
P1
Дополнительный Дополнительный выход данных Bit 4
A4-
M17
Дополнительный выход данных Bit 5
A5 +
P18
50Ω Часы Вернуться Прекращение
CLKCOM
R1, R2, R3
Отбор проб часов Входной
CLK +
T1
Дополнительный выходной PECL Сброс
RSTOUT-
U11
Дополнительные PECL Demux вход сброса
RSTIN-
U10
Галстук к V
КС
O для питания вспомогательного порта. Галстук с GNDD к власти
вниз.
AUXEN1
R19
Дополнительные PECL Bit Overrange
ОР-
U12
Дополнительные выходные данные первичного Bit 7 (MSB)
P7-
U14
Дополнительные выходные данные первичного Bit 6
P6-
U16
Дополнительный Дополнительный выход данных Bit 6
A6-
U15
Дополнительный Дополнительный выход данных Bit 7 (MSB)
A7-
U13
PECL Сброс выходного
RSTOUT +
V11
PECL Demux вход сброса
RSTIN +
V10
PECL Overrange Bit
ИЛИ +
V12
Основным результатом реализации данных Bit 7 (MSB)
P7 +
V14
Основным результатом реализации данных Bit 6
P6 +
V16
Дополнительный выход данных Bit 6
A6 +
V15
Дополнительный выход данных Bit 7 (MSB)
A7 +
V13
Дополнительные данные часы-Ready
DREADY-
K17
Дифференциальное входное напряжение (+)
+ VIN
L1
Данные часы-Ready
DREADY +
K18
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
12
______________________________________________________________________________________
_______________Detailed Описание
MAX104 является 8-бит, 1Gsps вспышки аналого-цифровой
преобразователя (АЦП) со встроенным трек / удержание (T / H) усилитель
и дифференцированного PECL-совместимые выходы. АЦП
(Рис. 1), используется полностью дифференциальных 8-разрядный квантователя
и уникальная схема кодирования ограничить метастабильных
государств обычно одной ошибки на 10
16
тактов с
ошибка не превышает 1 LSB макс.
Комплексного 8:16 демультиплексор упрощает выход меж-
стоящих перед частью за счет снижения скорости передачи данных до выхода
1 половины частоты дискретизации часов. Этот демультиплексор
имеет внутренние возможности сброса, которая позволяет нескольким
MAX104s быть временным уплотнением для достижения более высоких
эффективной частотой дискретизации.
При тактовой частоте в 1Gsps, MAX104 обеспечивает типично-
кал эффективное число разрядов (ENOB) от> 7,5 бит
аналогового ввода частоты 500 МГц. Аналогового ввода
MAX104 предназначен для дифференциальных или одного состава
использования с ± 250mV полномасштабной входной диапазон. Кроме того,
этой функции АЦП на чипе +2,5 V точности запрещенной зоны
ссылки. При желании, внешняя ссылка может быть
используется.
CLK-
RSTIN +
RSTIN-
VOSADJ
Ширина запрещенной зоны
ССЫЛКИ
2,5 V
CLK +
CLKCOM
VIN-
VIN +
REF
OUT
REF
В
DEMUXEN DIVSELECT
Demux
CLOCK
DRIVER
16
50Ω
50Ω
50Ω
50Ω
RSTOUT
A0-A7
P0-P7
DREADY
ИЛИ
ДИФФЕРЕНЦИАЛЬНЫЙ
PECL ИТОГИ
T / H
CLOCK
DRIVER
АЦП
CLOCK
DRIVER
ССЫЛКИ
УСИЛИТЕЛЬ
2
2
Demux
CLOCK
ГЕНЕРАТОР
RESET INPUT
DUAL LATCH
RESET
ТРУБОПРОВОДА
ВНРД
ВНРД
GNDR
ОЕЪАУЕО
RESET
16
16
2
2
T / H УСИЛИТЕЛЬ
LOGIC
CLOCK
DRIVER
BIAS ТОКОВ
OVERRANGE
BIT
ДОПОЛНИТЕЛЬНОЕ
Data Port
PRIMARY
Data Port
DATA
READY CLOCK
Demux
RESET OUTPUT
8-BIT
FLASH АЦП
MAX104
Рисунок 1. Упрощенный Функциональная схема
Принцип действия
MAX104 флэш-или параллельная архитектура обеспечивает
многоразрядных быстрый переход всех распространенных интегрированных
АЦП конструкций. Ключом к этому выдержка архи-
тектуры является использование инновационных, высокопроизводительных
компаратора дизайна. Конвертор вспышки и вниз
Поток логики перевод компаратора результатов в
параллельный 8-разрядный выходной код и передать бинарного кода
к факультативному 8:16 демультиплексор, где основной и
вспомогательные выходы PECL-совместимые данных со скоростью до
500Msps на порт (в зависимости от того, как демультиплексировать-
э разделе устанавливается на MAX104).
Идеальной передаточной функции показан на Рис 2.
On-Chip дорожки / Hold усилитель
Как и во всех АЦП, если входной сигнал меняется
быстро во время преобразования, эффективное число битов
(ENOB) и отношение сигнал / шум (SNR) спецификации
будет деградировать. MAX104 на чипе, широкие полосы пропускания
(2,2 ГГц) T / H усилитель уменьшает этот эффект и увеличивает
производительность ENOB значительно, что позволяет точную
захвата быстрых аналоговых данных при высоких скоростях преобразования.
T / H усилитель буфера входного сигнала и позволяет
полномасштабной входной диапазон сигнала ± 250mV. T / H амплитуды
в дифференциального усилителя 50Ω ввода прекращения упрощает между
стоящих перед MAX104 с контролируемой линии сопротивления.
На рисунке 3 показана упрощенная схема T / H усилитель
этапе внутренний MAX104.
Диафрагма ширина, задержки и джиттер (или неопределенность) являются
параметров, которые влияют на динамические характеристики
высокоскоростные преобразователи. Диафрагма джиттера, в частности,
напрямую влияет на SNR и ограничивает максимальный угол поворота
ставка (DV / DT), которые могут быть оцифрованы, не внося
значительным ошибкам. Инновационные T MAX104 / H усилитель
дизайн пределах апертуры дрожание обычно менее 0.5ps.
Диафрагма Ширина
Диафрагма ширина (т
AW
) Это время T / H схема требует
(Рис. 4), чтобы отключить провести конденсатора с
входной цепи (например, для отключения отбора проб
мост и положить T / H подразделение в ждущем режиме).
Диафрагма джиттера
Диафрагма дрожание (т
AJ
) Представляет собой образец для выборки изменения
(Рис. 4) в период между образцами.
Диафрагма Задержка
Диафрагма задержки (т
Нашей эры
) Настало время определяться
переднего фронта отбора проб часы и минуты, когда
фактического взятия пробы (рис. 4).
Внутренний номер
MAX104 функций на чипе +2,5 V точности
Ширина запрещенной зоны ведения, которые могут быть использованы при подключении
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
______________________________________________________________________________________ 13
(-FS + 1 LSB)
0
+ FS
(+ FS - 1 LSB)
255
255
254
129
128
127
126
3
2
1
0
ANALOG INPUT
OVERRANGE +
DIGITAL OUTPUT
Рисунок 2. Передаточная функция
HOLD
CLK
ANALOG
INPUT
SAMPLED
DATA (T / H)
T / H
т
AW
т
Нашей эры
т
AJ
TRACK
TRACK
АПЕРТУРЫ DELAY (т
Нашей эры
)
Ширина ячеек (T
AW
)
АПЕРТУРЫ дрожание (т
AJ
)
CLK
Рисунок 4. T / H Сроки Диафрагма
К
КОМПАРАТОРЫ
К
КОМПАРАТОРЫ
BUFFER
УСИЛИТЕЛЬ
INPUT
УСИЛИТЕЛЬ
CLOCK
SPLITTER
Все входы ОУР ЗАЩИТЫ
(Не показано в этом
УПРОЩЕННЫЙ рисунок).
ОТБОР
BRIDGE
ВНРД
50Ω
50Ω
VIN +
VIN-
ВНРД
C
HOLD
50Ω
50Ω
CLK +
CLK-
CLKCOM
Рисунок 3. Внутренняя структура частотой 2,2 ГГц, T / H усилитель
MAX104
REFOUT к REFIN. Это соединяет справочные данные
к положительному входу ссылка буфера. Буфера
отрицательный вход внутренне связан с GNDR. GNDR
должен быть подключен к ВНРД от пользователя применения
борту. REFOUT может источника до 2.5mA на поставку
внешние устройства, если это потребуется.
Регулируемые внешние ссылки могут быть использованы для корректировки
полномасштабной АЦП диапазона. Для использования внешнего сослаться-
ENCE питания, достаточно просто подключить высокоточного ссылки
в REFIN штифт и оставить контактный REFOUT плавающей. В
этой конфигурации, REFOUT не должно быть одновременно
связано, чтобы избежать конфликтов между 2 см.-
ences. REFIN имеет типичную входного сопротивления и 5kΩ
принимает входные напряжения 2,5 В ± 200 мВ. Использование
внутренние ссылки MAX104 является рекомендуется для лучшего
производительность.
Цифровые выходы
MAX104 предоставляет данные в офсетной бинарного формата в раз-
дифференциальной PECL мероприятий. Упрощенная схема схема
выход ячейки PECL показано на рисунке 5. Все из-PECL
ставит питаются от V
КС
O, которые могут работать
от любого напряжения между 3,0 V на V
КС
D для гибких
взаимодействия либо с 3,3 V или +5 V систем. Номи-
NAL V
КС
O напряжение питания 3,3 В.
Все PECL выходы на MAX104 открыты эмиттером
типов и должно быть прекращено в дальнем конце каждого
линии передачи с 50Ω к V
КС
O - 2В. Таблица 1 содержит список всех
MAX104 PECL мероприятий и их функции.
Demultiplexer операции
MAX104 имеет внутренний делитель данных
, которая предусматривает три различных режима работы (см.
Следующие разделы на демультиплексируются DIV2 режиме
Номера для демультиплексируются DIV1 режим и Прореживание DIV4
Mode) управляется двумя TTL / CMOS-совместимые входы:
DEMUXEN и DIVSELECT.
DEMUXEN разрешает или запрещает работу внутреннего
1:02 демультиплексор. Логика высоко на DEMUXEN активирует
внутренний делитель, а логика низким деактивирует
его. С внутренней Делитель включен, DIVSELECT
Контролирует выбор режима работы. DIVSE-
Лект низким выбирает демультиплексируются DIV2 режиме, и DIV-
SELECT выбирает высокое прореживание DIV4 режиме (табл. 2).
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
14
______________________________________________________________________________________
Вспомогательные-Port дифференциальных Мероприятия по LSB к MSB. "+" Указывает на истинные результаты; "-"
обозначает дополнительных мероприятий.
A0 +, A0-, A1 +, A1-, A2 +, A2-,
A3 +, A3, A4 +, A4, A5 +, A5-,
A6 +, A6-, A7 +, A7-
Overrange True и дополнительные Мероприятия
+ ИЛИ, ИЛИ-
Данные часы-Ready True и дополнительные результаты. Эти сигнальные линии используются для защелки
выходных данных, от начального до вспомогательные порты вывода. Данные изменения на повышение
края часов DREADY.
DREADY +, DREADY-
Сбросить выходного True и дополнительные Мероприятия
RSTOUT +, RSTOUT-
Выходные сигналы PECL
Primary-Порт дифференциальных Мероприятия по LSB к MSB. "+" Указывает на истинные результаты; "-"
обозначает дополнительных мероприятий.
Р0 +, P0-, P1 +, P1-, P2 +, P2-,
+ P3, P3-, P4 +, P4-, P5 +, P5-,
P6 +, P6-, P7 +, P7-
ИНСТРУКЦИЯ ПО ЭКСПЛУАТАЦИИ
DIFF.
ПАРА
500Ω
500Ω
1.8mA
GNDD
GNDD
GNDD
V
КС
O
A_ + / P_ +
A_-/P_-
Рисунок 5. Упрощенный PECL Структура выходного
Таблица 1. Выходные функции PECL
Номера для демультиплексируются DIV1 режиме
MAX104 может работать на скорости до 500Msps в не-
демультиплексируются DIV1 режиме (табл. 2). В этом режиме
внутренний делитель отключен, а выборочных данных является
представлены на основной порт только с данными, повторяю,
ред на вспомогательный порт, но задержкой один такт
(Рис. 6). С дополнительным
ортом вывода содержит
и тот же поток данных в качестве основного выходного порта, auxil-
iary порт может быть закрыт, чтобы сохранить власть при подключении
AUXEN1 и AUXEN2 в цифровой земли (GNDD). Это
отключения внутренних клеток и вызывает смещение и
мероприятия (правда, и дополнительных) вспомогательной порт
подтяните к логике высоком уровне. Чтобы сохранить дополнительные мощности,
внешних резисторов 50Ω прекращение связано с
PECL прекращения питания (V
КС
O - 2В), может быть
удалена от всех вспомогательных выходных портов.
Демультиплексируются DIV2 режиме
MAX104 функции внутренних выбор DIV2
режиме (табл. 2), что снижает скорость передачи данных, вывод на
1 половины тактовой частоте образца. Демультиплексируются
Выходы представлены двойного 8-битный формат с двумя кон-
последующее образцов, входящих в начальных и auxil-
iary выходных портов по нарастающему фронту данных готовых
часов (рис. 7). Вспомогательный порт данных содержит
предыдущего образца, а основной вывод содержится
Самые последние данные выборки. AUXEN1 и AUXEN2 должны
быть подключен к V
КС
O для подачи питания на вспомогательный порт
драйверами вывода PECL.
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
______________________________________________________________________________________ 15
Примечание: дополнительные данные порт задерживается на дополнительный цикл Часы из первичных данных PORT.
ОБОСНОВАНИЕ И AUXEN1 AUXEN2 выключится вспомогательный порт для экономии энергии.
CLK-
+ CLK
п
п +1
п +2
п +3
N 4
N 5
п +1
п +2
п +3
N 4
п
п +1
п +2
п +3
N 4
N 5
N 6
N 7
N 8
N 9
N 10
N 11
N 12
N 13
АЦП Номер образца
АЦП образцы RISING ГРАНИ CLK +
CLK
DREADY
ДОПОЛНИТЕЛЬНОЕ
Data Port
PRIMARY
Data Port
DREADY +
DREADY-
Рисунок 6. Номера для Demuxed, DIV1 режима Временная диаграмма
ПРИМЕЧАНИЕ: время задержки для Основной порт используется 7,5 тактов, а латентный период К дополнительным портом IS 8,5 такта.
Как основного и вспомогательного портов данных обновляются RISING ГРАНИ DREADY CLOCK +.
CLK-
CLK +
п
п +1
п +2
п +3
N 4
N 5
п +1
п-1
п +3
N 6
N 7
N 8
N 9
N 10
N 11
N 12
N 13
АЦП Номер образца
АЦП образцы RISING ГРАНИ CLK +
CLK
DREADY
ДОПОЛНИТЕЛЬНОЕ
Data Port
PRIMARY
Data Port
DREADY +
DREADY-
п
п +2
N 4
Рисунок 7. Demuxed DIV2 режима Временная диаграмма
MAX104
Прореживание DIV4 режиме
MAX104 также предлагает специальные уничтожены, demulti-
plexed вывода (рис. 8), который исключает любой другой вход
образца и выводит данные на 1-квартал ввода образца
pling курсу на отладку системы на медленный вывод данных
ставок. При входном часов 1 ГГц, полезная мощность
скорость передачи данных будет сокращено до 250MHz каждый выходной порт
DIV4 режиме (табл. 2). Поскольку все другие образца
отбрасываются, эффективная процентная выборка 500Msps.
Overrange операции
Одного дифференциального PECL overrange выходной бит (OR +,
ИЛИ-) предоставляется как для основного и вспомогательного demulti-
plexed мероприятий. Работы overrange бит
зависит от состояния внутреннего демультиплексор. В
демультиплексируются DIV2 режиме и режиме DIV4 прореживание,
или бит будет флаг overrange условии, если ни
основной или вспомогательной порт содержит overranged образца
образца (табл. 2). В не-демультиплексируются DIV1 режиме, ИЛИ
порт флаг overrange только при условии, когда PRI-
Мэри выходной порт содержит overranged образца.
Применение информации
Single-состава аналоговых входов
MAX104 T / H усилитель предназначен для работы на полную
скорость для одного состава и дифференциальных аналоговых
входов (рис. 9). Входы VIN + и VIN-функции на одном кристалле,
лазерной отделкой 50Ω резисторы прекраще
ии обеспечить
отличный коэффициент стоячей волны по напряжению (КСВН) perfor-
Манс.
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
16
______________________________________________________________________________________
ПРИМЕЧАНИЕ: время задержки для первого порта ОСТАЕТСЯ 7,5 тактов, а латентность ДОПОЛНИТЕЛЬНОЕ УВЕЛИЧЕНИЕ порт 9,5 такта.
Это фактически ВЫБРОС РЫБЫ любой другой образец и снижает скорость передачи данных OUTPUT к 1 / 4 тактовой частотой SAMPLE.
CLK-
CLK +
п
п +1
п +2
п +3
N 4
N 5
п-2
п +2
N 6
N 7
N 8
N 9
N 10
N 11
N 12
N 13
АЦП Номер образца
АЦП образцы RISING ГРАНИ CLK +
CLK
DREADY
ДОПОЛНИТЕЛЬНОЕ
Data Port
PRIMARY
Data Port
DREADY +
DREADY-
п
N 4
Рисунок 8. Прореживание DIV4 режима Временная диаграмма
Таблица 2. Demultiplexer операции
Флаги overrange данные, содержащиеся в первичных
только порт.
Низкий
Высокий
DEMUXEN
OVERRANGE ОПЕРАЦИИ BIT
X
Низкий
DIVSELECT
DIV1 <
/div>
500Msps (макс.)
DIV2
500Msps/port
Demux MODE
Высокий
Флаги overrange данные, содержащиеся в любом
основной или вспомогательный порт.
Высокий
DIV4
250Msps/port
X = Не заботьтесь
В типичной одного состава конфигурации, аналоговые
входного сигнала (рис. 10A) входит в T / H усилительного каскада
на в-фазный вход (VIN +), в то время как обратный этап
вход (VIN-) является обратной к ВНРД прекращается с
внешних 50Ω сопротивление. Несимметричный операция позволяет
входной амплитудой ± 250mV. Таблица 3 показывает, селектив-
Тион входных напряжений и соответствующих им выходных
Коды для одного состава операции.
Дифференциальных аналоговых входов
Для получения полномасштабной цифровой выход с дифференциальным входом
привод (рис. 10b), 250mVp-р должен применяться между
VIN + и VIN-(VIN = + 125 мВ и VIN-=-125mV).
Midscale цифровых кодов выхода (01111111 или 10000000)
возникают, когда нет разность потенциалов между
VIN + и VIN-. Для нулевой масштаб цифровой код продукции,
в фазе (VIN +) вход должен видеть-125mV и инвертного
ред входом (VIN-) должен видеть +125 мВ. Дифференциальный вход
диск рекомендуется для лучшей производительности. Таблица 4
представляет собой выбор дифференциальных входных напряжений и
соответствующие им коды выхода.
MAX104
± 5V, 1Gsps, 8-разрядного АЦП с
On-Chip 2,2 ГГц дорожки / Hold усилитель
______________________________________________________________________________________ 17
2,8 V
50Ω
50Ω
VIN +
Аналоговые входы ОУР ЗАЩИТЫ (Не показаны в этой упрощенной рисунок).
VIN-
ВНРД
V
EE
Рисунок 9. Упрощенный Analog Структура входного (Single состава /
Дифференциальная)
V
В +
V
IN-
О. В.
250 мВ
-250mV
т
500mVp-р
FS ANALOG
INPUT РАССТОЯНИЯ
V
В
= ± 250mV
500mV
Рис 10A. Одноместный состава аналоговых входных сигналов
V
В +
V
IN-
125 мВ
-125mV
т
± 250mV
FS ANALOG
INPUT РАССТОЯНИЯ
О. В.
250mV
-250mV
Рис 10B. Дифференциальных аналоговых входных сигналов
Таблица 3. Идеально напряжение на входе и выходе кодекса Результаты Single-состава операции
0В
11111111 (полная шкала)
250 мВ
VIN-
1
OVERRANGE BIT
VIN +
Выходной код
0В
11111111
250 мВ - 1 LSB
0
0В
0В
01111111
переключает
10000000
0В
0
0000001
-250mV + 1 LSB
0
0В
00000000 (ноль шкалы)
-250mV
0
MAX104
Офсетная Настройка
MAX104 обеспечивает контроль ввода (VOSADJ) в ком-
компенсировать системе взаимозачетов. Компенсированы настроить вход
самостоятельного смещения с делителя напряжения 2,5 V внутренних прецизионных-
Sion ссылки. Номинального напряжения холостого хода открыть, 1-
half the reference voltage. With an input resistance of
typically 25kΩ, this pin may be driven by an external
10kΩ potentiometer (Figure 11) connected between
REFOUT and GNDI to correct for offset errors. Это ка-
trol provides a typical ±5.5LSB offset adjustment range.
Clock Operation
The MAX104 clock inputs are designed for either single-
ended or differential operation (Figure 12) with flexible
input drive requirements. Each clock input is terminated
with an on-chip, laser-trimmed 50Ω resistor to CLKCOM
(clock-termination return). The CLKCOM termination
voltage can be connected anywhere between ground
and -2V for compatibility with standard ECL drive levels.
The clock inputs are internally buffered with a preampli-
fier to ensure proper operation of the data converter
with even small-amplitude sine-wave sources.
MAX104 was designed for single-ended, low-phase-
noise sine-wave clock signals with as little as 100mV
amplitude (-10dBm). This eliminates the need for an
external ECL clock buffer and its added jitter.
Single-Ended Clock Inputs (Sine-Wave Drive)
Excellent performance is obtained by AC- or DC-cou-
pling a low-phase-noise sine-wave source into a single
clock input (Figure 13a, Table 5). For proper DC bal-
ance, the undriven clock input should be externally
50Ω reverse-terminated to GNDI.
The dynamic performance of the data converter is
essentially unaffected by clock-drive power levels from
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
18
______________________________________________________________________________________
Таблица 4. Ideal Input Voltage and Output Code Results for Differential Operation
-125mV
-125mV + 0.5LSB
11111111 (full scale)
+125mV
VIN-
1
11111111
+125mV - 0.5LSB
0
OVERRANGE BIT
0В
+125mV - 0.5LSB
01111111
toggles
10000000
0В
0
00000001
-125mV + 0.5LSB
0
+125mV
00000000 (zero scale)
-125mV
0
VIN+
OUTPUT CODE
GNDI
POT
10k
REFOUT
VOSADJ
MAX104
Рисунок 11. Offset Adjust with External 10k Ω Potentiometer
CLK+
CLKCOM
CLOCK INPUTS ARE
ESD PROTECTED
(NOT SHOWN IN THIS
SIMPLIFIED DRAWING).
CLK-
50Ω
+0.8V
50Ω
GNDI
V
EE
Рисунок 12. Simplified Clock Input Structure (Single-Ended/
Differential)
-10dBm (100mV clock signal amplitude) to +10dBm
(1V clock signal amplitude). The MAX104 dynamic per-
formance specifications are determined by a single-
ended clock drive of +4dBm (500mV clock signal
amplitude). To avoid saturation of the input amplifier
stage, limit the clock power level to a maximum of
+10dBm.
Differential Clock Inputs (Sine-Wave Drive)
The advantages of differential clock drive (Figure 13b,
Table 5) can be obtained by using an appropriate
balun or transformer to convert single-ended sine-wave
sources into differential drives. The precision on-chip,
laser-trimmed 50Ω clock-termination resistors ensure
excellent amplitude matching. Refer to Single-Ended
Clock Inputs (Sine-Wave Drive) for proper input ampli-
tude requirements.
Single-Ended Clock Inputs (ECL Drive)
Configure the MAX104 for single-ended ECL clock drive
by connecting the clock inputs as shown in Figure 13c
(Табл. 5). A well bypassed V
BB
supply (-1.3V) is essen-
tial to avoid coupling noise into the undriven clock input,
which would degrade dynamic performance.
Differential Clock Inputs (ECL Drive)
The MAX104 may be driven from a standard differential
(Figure 13d, Table 5) ECL clock source by setting the
clock termination voltage at CLKCOM to -2V. Обход
the clock-termination return (CLKCOM) as close as
possible to the ADC with a 0.01µF capacitor connected
to GNDI.
AC-Coupling Clock Inputs
The clock inputs CLK+ and CLK- can also be driven
with positive referenced ECL (PECL) logic if the clock
MAX104
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
______________________________________________________________________________________ 19
CLK+
CLK- = 0V
0,5 V
-0.5V
NOTE: CLKCOM = 0V
т
Figure 13a. Single-Ended Clock Input Signals
CLK+
-0.8V
-1.8V
т
CLK- = -1.3V
NOTE: CLKCOM = -2V
Figure 13c. Single-Ended ECL Clock Drive
CLK+
CLK-
0,5 V
-0.5V
т
NOTE: CLKCOM = 0V
Figure 13b. Differential Clock Input Signals
CLK+
CLK-
-0.8V
-1.8V
т
NOTE: CLKCOM = -2V
Figure 13d. Differential ECL Clock Drive
MAX104
inputs are AC-coupled. Under this condition, connect
CLKCOM to GNDI. Single-ended ECL/PECL/sine-wave
drive is also possible if the undriven clock input is
reverse-terminated to GNDI through a 50Ω resistor in
series with a capacitor whose value is identical to that
used to couple the driven input.
Demux Reset Operation
The MAX104 features an internal 1:2 demultiplexer that
reduces the data rate of the output digital data to one-
half the sample clock rate. Demux reset is necessary
when interleaving multiple MAX104s and/or synchroniz-
ing external demultiplexers. The simplified block diagram
of Figure 1 shows that the demux reset signal path con-
sists of four main circuit blocks. From input to output,
they are the reset input dual latch, the reset pipeline, the
demux clock generator, and the reset output. The sig-
nals associated with the demux reset operation and the
control of this section are listed in Table 6.
Reset Input Dual Latch
The reset input dual-latch circuit block accepts differ-
ential PECL reset inputs referenced to the same V
КС
O
power supply that powers the MAX104 PECL outputs.
For applications that do not require a synchronizing
reset, the reset inputs can be left open. В этом случае,
they will self-bias to a proper level with internal 50kΩ
resistors and 20µA current source. This combination
creates a -1V difference between RSTIN+ and RSTIN-
to disable the internal reset circuitry. When driven with
PECL logic levels terminated with 50Ω to (V
КС
O - 2V),
the internal biasing network can easily be overdriven.
Figure 14 shows a simplified schematic of the reset
input structure.
To properly latch the reset input data, the setup time
(T
SU
) and the data hold time (t
HD
) must be met with
respect to the rising edge of the sample clock. The tim-
ing diagram of Figure 15 shows the timing relationship
of the reset input and sampling clock.
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
20
______________________________________________________________________________________
Table 5. DC-Coupled Clock Drive Options
-10dBm to +4dBm
Figure 13a
Single-Ended Sine Wave
CLK+
GNDI
CLKCOM
CLOCK DRIVE
ССЫЛКИ
External 50Ω to GNDI
CLK-
-10dBm to +4dBm
-10dBm to +4dBm
Figure 13b
Differential Sine Wave
GNDI
ECL Drive
-1.3V
Figure 13c
Single-Ended ECL
-2V
ECL Drive
ECL Drive
Figure 13d
Differential ECL
-2V
50kΩ
50kΩ
RSTIN+
RSTIN-
RESET INPUTS ARE
ESD PROTECTED
(NOT SHOWN IN THIS
SIMPLIFIED DRAWING).
20µA
GNDD
V
КС
O
Рисунок 14. Simplified Reset Input Structure
RSTIN+
50%
50%
CLK+
CLK-
RSTIN-
50%
т
SU
т
HD
Рисунок 15. Reset Input Timing Definitions
Reset Pipeline
The next section in the reset signal path is the reset
трубопровода. The purpose of this block is to add clock
cycles of latency to the reset signal, to match the laten-
cy of the converted analog data through the ADC. В
this way, when reset data arrives at the RSTOUT+/
RSTOUT- PECL output, it will be time-aligned with the
analog data present in the primary and auxiliary ports
at the time the reset input was deasserted at RSTIN+/
RSTIN-.
Demux Clock Generator
The demux clock generator creates the DIV1, DIV2, or
DIV4 clocks required for the different modes of demux
and non-demux operation. The TTL/CMOS control
inputs DEMUXEN and DIVSELECT control the demuxed
mode selection, as described in Table 2. Сроки
diagrams in Figure 16 and Figure 17 show the output
timing and data alignment in DIV1, DIV2, and DIV4
modes, respectively.
The phase relationship between the sampling clock at
the CLK+/CLK- inputs and the data-ready clock at the
DREADY+/DREADY- outputs will be random at device
power-up. As with all divide-by-two circuits, two possi-
ble phase relationships exist between these clocks.
The difference between the phases is simply the inver-
sion of the DIV2-DREADY clock. The timing diagram in
Figure 16 shows this relationship.
Reset all MAX104 devices to a known DREADY phase
after initial power-up for applications such as interleav-
ing, where two or more MAX104 devices are used to
achieve higher effective sampling rates. This synchro-
nization is necessary to set the order of output samples
between the devices. Resetting the converters accom-
plishes this synchronization. The reset signal is used to
force the internal counter in the demux clock-generator
block to a known phase state.
MAX104
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
______________________________________________________________________________________ 21
Таблица 6. Demux Operating and Reset Control Signal
50%
CLK+
CLK-
DREADY +
DREADY -
"PHASE 1"
"PHASE 2"
20%
20%
50%
80%
80%
т
PD1
DREADY-
DREADY+
т
RDREADY
т
FDREADY
Рисунок 16. CLK and DREADY Timing in Demuxed DIV2 Mode
Showing Two Possible DREADY Phases
CLK+
CLK-
DREADY +
DREADY -
AUXILIARY PORT DATA
PRIMARY PORT DATA
т
PWH
т
PWL
т
PD1
т
PD2
Рисунок 17. Output Timing for All Modes (DIV1, DIV2, DIV4)
Sampling clock inputs
Master ADC timing signal. The ADC samples on the rising edge of CLK+.
CLK+, CLK-
ТИП
Differential PECL outputs
Data-Ready PECL Output. Output data changes on the rising edge of
DREADY+.
DREADY+, DREADY-
Differential PECL inputs
Demux reset input signals. Resets the internal demux when asserted.
RSTIN+, RSTIN-
Differential PECL outputs
Reset outputs for resetting additional external demux devices
RSTOUT+, RSTOUT-
SIGNAL NAME
FUNCTION
MAX104
Reset Output
Finally, the reset signal is presented in differential PECL
format to the last block of the reset signal path.
RSTOUT+/RSTOUT- output the time-aligned reset sig-
nal used for resetting additional external demuxes in
applications that need further output data rate reduc-
Тион. Many demux devices require that their reset signal
be asserted for several clock cycles while they are
clocked. To accomplish this, the MAX104 DREADY
clock will continue to toggle while RSTOUT is asserted.
When a single MAX104 device is used, no synchroniz-
ing reset is required, because the order of the samples
in the output ports is unchanged regardless of the
phase of the DREADY clock. In DIV2 mode, the data in
the auxiliary port is delayed by 8.5 clock cycles, while
the data in the primary port is delayed by 7.5 clock
циклов. The older data is always in the auxiliary port,
regardless of the phase of the DREADY clock.
The reset output signal, RSTOUT, is delayed by one
less clock cycle (6.5 clock cycles) than the primary
порт. The reduced latency of RSTOUT serves to mark
the start of synchronized data in the primary and auxil-
iary ports. When the RSTOUT signal returns to a zero,
the DREADY clock phase is reset.
Since there are two possible phases of the DREADY
clock with respect to the input clock, there are two pos-
sible timing diagrams to consider. The first timing dia-
gram (Figure 18) shows the RSTOUT timing and data
alignment of the auxiliary and primary output ports
when the DREADY clock phase is already reset. Для
this example, the RSTIN pulse is two clock cycles long.
Under this condition, the DREADY clock continues
uninterrupted, as does the data stream in the auxiliary
and primary ports.
The second timing diagram (Figure 19) shows the
results when the DREADY phase is opposite from the
reset phase. In this case, the DREADY clock “swallows”
a clock cycle of the sample clock, resynchronizing to
the reset phase. Note that the data stream in the auxil-
iary and primary ports has reversed. Before reset was
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
22
______________________________________________________________________________________
NOTE: THE LATENCY TO THE RESET OUTPUT IS 6.5 CLOCK CYCLES. THE LATENCY TO THE PRIMARY PORT IS 7.5 CLOCK CYCLES, AND
THE LATENCY TO THE AUXILIARY PORT IS 8.5 CLOCK CYCLES. ALL DATA PORTS ARE UPDATED ON THE RISING EDGE OF THE DREADY+ CLOCK.
CLK-
CLK+
т
SU
т
HD
п
п +1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n+9
n+10
n+11
n+12
n+13
ADC SAMPLE NUMBER
ADC SAMPLES ON THE RISING EDGE OF CLK+
CLK
DREADY
DREADY+
DREADY-
RSTIN+
RSTIN-
RSTOUT+
RSTOUT-
RESET
INPUT
п +1
п-1
n+3
AUXILIARY
DATA PORT
PRIMARY
DATA PORT
п
n+2
n+4
RESET OUT
DATA PORT
Рисунок 18. Reset Output Timing in Demuxed DIV2 Mode (DREADY Aligned)
asserted, the auxiliary port contained “even” samples
while the primary port contained “odd” samples. После
the RSTOUT is deasserted (which marks the start of the
DREADY clock's reset phase), note that the order of the
samples in the ports has been reversed. The auxiliary
port also contains an out-of-sequence sample. Это
consequence of the “swallowed” clock cycle that was
needed to resynchronize DREADY to the reset phase.
Also note that the older sample data is always in the aux-
iliary port, regardless of the DREADY phase.
These examples illustrate the combinations that result
with a reset input signal of two clock cycles. Кроме того,
possible to reset the internal MAX104 demux success-
fully with a reset pulse of only one clock cycle, provided
that the setup-time and hold-time requirements are met
with respect to the sample clock. However, this is not
recommended when additional external demuxes are
используется.
Note that many external demuxes require that their
reset signals be asserted while they are clocked, and
may require more than one clock cycle of reset. Больше
importantly, if the phase of the DREADY clock is such
that a clock pulse will be “swallowed” to resynchronize,
then no reset output will occur at all. In effect, the
RSTOUT signal will be “swallowed” with the clock
импульса. The best method to ensure complete system
reset is to assert RSTIN for the appropriate number of
DREADY clock cycles required to complete reset of the
external demuxes.
Die Temperature Measurement
For applications that require monitoring of the die tem-
perature, it is possible to determine the die temperature
of the MAX104 under normal operating conditions by
observing the currents I
CONST
и я
PTAT
, at contacts
ICONST and IPTAT. Я
CONST
и я
PTAT
are two 100µA
(nominal) currents that are designed to be equal at
+27°C. These currents are derived from the MAX104’s
internal precision +2.5V bandgap reference. Я
CONST
является
designed to be temperature independent, while I
PTAT
является
directly proportional to the absolute temperature. Эти
currents are derived from pnp current sources refer-
enced from V
КС
I and driven into two series diodes con-
nected to GNDI. The contacts ICONST and IPTAT may
be left open, because internal catch diodes prevent
saturation of the current sources. Простейший способ
MAX104
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
______________________________________________________________________________________ 23
NOTE: DREADY PHASE WAS ADJUSTED TO MATCH THE RESET PHASE BY “SWALLOWING” ONE INPUT CLOCK CYCLE.
THE AUXILIARY PORT CONTAINS AN OUT-OF-SEQUENCE SAMPLE AS A RESULT OF THE DELAY.
CLK-
CLK+
т
SU
т
HD
п
п +1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n+9
n+10
n+11
n+12
n+13
ADC SAMPLE NUMBER
ADC SAMPLES ON THE RISING EDGE OF CLK+
CLOCK PULSE “SWALLOWED”
OUT-OF-SEQUENCE SAMPLE
CLK
DREADY
DREADY+
DREADY-
RSTIN+
RSTIN-
RSTOUT+
RSTOUT-
RESET
INPUT
п-1
п +1
п-2
AUXILIARY
DATA PORT
PRIMARY
DATA PORT
п
n+2
n+4
RESET OUT
DATA PORT
Рисунок 19. Reset Output Timing in Demuxed DIV2 Mode (DREADY Realigned)
MAX104
of determining the die temperature is to measure each
current with an ammeter (which shuts off the internal
catch diodes) referenced to GNDI. The die temperature
in °C is then calculated by the expression:
Another method of determining the die temperature
uses the operational amplifier circuit shown in Figure 20.
The circuit produces a voltage that is proportional to the
die temperature. A possible application for this signal is
speed control for a cooling fan, to maintain constant
MAX104 die temperature. The circuit operates by con-
verting the I
CONST
и я
PTAT
currents to voltages V
CON-
ST
и V
PTAT
, with appropriate scaling to account for
their equal values at +27°C. This voltage difference is
then amplified by two amplifiers in an instrumentation-
amplifier configuration with adjustable gain. The nominal
value of the circuit gain is 4.5092V/V. The gain of the
instrumentation amplifier is given by the expression:
To calibrate the circuit, first connect pins 2-3 on JU1 to
zero the input of the PTAT path. With the MAX104 pow-
ered up, adjust potentiometer R3 until the voltage at the
V
TEMP
output is -2.728V. Connecting pins 1-2 on JU1
restores normal operation to the circuit after the calibra-
tion is complete. The voltage at the V
TEMP
node will
then be proportional to the actual MAX104 die tempera-
ture according to the equation:
T
DIE
(°C) = 100
х
V
TEMP
The overall accuracy of the die temperature measure-
ment using the operational-amplifier scaling circuitry is
limited mainly by the accuracy and matching of the
resistors in the circuit.
Thermal Management
Depending on the application environment for the
ESBGA-packaged MAX104, the customer may have to
apply an external heatsink to the package after board
собраний. Existing open-tooled heatsinks are available
from standard heatsink suppliers (see Heatsink
Manufacturers ). The heatsinks are available with pre-
applied adhesive for easy package mounting.
V
V
V
R
R
R
R
V
TEMP
CONST
PTAT
V
=
-
=
+
+
×
1
1
2
2
1
3
T
Я
Я
DIE
PTAT
CONST
=
×
-
300
273
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
24
______________________________________________________________________________________
V
CONST
V
TEMP
R1
7.5kΩ
R2
15kΩ
R2
15kΩ
3.32kΩ
5kΩ
R1
7.5kΩ
6.65kΩ
6.65kΩ
6.05kΩ
12.1kΩ
12.1kΩ
1
2
3
JU1
10-TURN
Я
PTAT
V
PTAT
Я
CONST
1/4 MAX479
1/4 MAX479
1/4 MAX479
1/4 MAX479
Рисунок 20. Die Temperature Acquisition Circuit with the MAX479
Thermal Performance
The MAX104 has been modeled to determine the ther-
mal resistance from junction to ambient. Table 7 lists
the ADC's thermal performance parameters:
Ambient Temperature:
T
= +70°C
Heatsink Dimensions:
25mm x 25mm x 10mm
PC Board Size and Layout:
4 "х 4"
2 Signal Layers
2 Power Layers
Heatsink Manufacturers
Aavid Engineering and IERC provide open-tool, low-
profile heatsinks, fitting the 25mm x 25mm ESBGA
пакета.
Aavid Engineering, Inc.
Phone: 714-556-2665
Heatsink Catalog #: 335224B00032
Heatsink Dimensions: 25mm x 25mm x 10mm
International Electronic Research Corporation (IERC)
Phone: 818-842-7277
Heatsink Catalog #: BDN09-3CB/A01
Heatsink Dimensions: 23.1mm x 23.1mm x 9mm
Bypassing/Layout/Power Supply
Grounding and power-supply decoupling strongly influ-
ence the MAX104's performance. At 1GHz clock fre-
quency and 8-bit resolution, unwanted digital crosstalk
may couple through the input, reference, power supply,
and ground connections and adversely influence the
dynamic performance of the ADC. Therefore, closely
follow the grounding and power-supply decoupling
guidelines (Figure 22).
Maxim strongly recommends using a multilayer printed
circuit board (PCB) with separate ground and power-
supply planes. Since the MAX104 has separate analog
and digital ground connections (GNDA, GNDI, GNDR,
and GNDD, respectively), the PCB should feature sep-
arate analog and digital ground sections connected at
only one point (star ground at the power supply). Цифровой
signals should run above the digital ground plane, and
analog signals should run above the analog ground
плоскости. Keep digital signals far away from the sensitive
analog inputs, reference inputs, and clock inputs. High-
speed signals, including clocks, analog inputs, and
digital outputs, should be routed on 50Ω microstrip
lines, such as those employed on the MAX104EVKIT.
The MAX104 has separate analog and digital power-
supply inputs: V
EE
(-5V analog and substrate supply)
и V
КС
I (+5V) to power the T/H amplifier, clock distri-
bution, bandgap reference, and reference amplifier;
V
КС
A (+5V) to supply the ADC's comparator array;
V
КС
O (+3V to V
КС
D) to establish power for all PECL-
based circuit sections; and V
КС
D (+5V) to supply all
logic circuits of the data converter.
The MAX104 V
EE
supply contacts must not be left
open while the part is being powered up. To avoid this
condition, add a high-speed Schottky diode (such as a
Motorola 1N5817) between V
EE
and GNDI. This diode
prevents the device substrate from forward biasing,
which could cause latchup.
MAX104
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
______________________________________________________________________________________ 25
Таблица 7. Thermal Performance for
MAX104 With or Without Heatsink
16,5
0
12,5
14,3
9,4
200
13
8,3
400
12,5
7,4
800
6
8
10
12
14
16
18
0
200
100
300 400 500 600 700 800
THERMAL RESISTANCE vs. AIRFLOW
AIRFLOW (linear ft./min.)
θ
JA
(
°
C / W)
БЕЗ
Радиатор
WITH HEATSINK
Рисунок 21. MAX104 Thermal Performance
MAX104 θ
JA
(° C / W)
БЕЗ
Радиатор
WITH HEATSINK
Поток воздуха
(linear ft./min.)
MAX104
All supplies should be decoupled with large tantalum or
electrolytic capacitors at the point where they enter the
PCB. For best performance, bypass all power supplies
to the appropriate ground with a 10µF tantalum capaci-
tor, to filter power-supply noise, in parallel with a 0.01µF
capacitor and a high-quality 47pF ceramic chip capaci-
tor located very close to the MAX104 device, to filter
very high-frequency noise.
Static Parameter Definitions
Integral Nonlinearity (INL)
Integral nonlinearity is the deviation of the values on an
actual transfer function from a straight line. This straight
line can be either a best-straight-line fit or a line drawn
between the endpoints of the transfer function, once
offset and gain errors have been nullified. The static lin-
earity parameters for the MAX104 are measured using
the best-straight-line fit method.
Differential Nonlinearity (DNL)
Differential nonlinearity is the difference between an
actual step width and the ideal value of 1LSB. A DNL
error specification of less than 1LSB guarantees no
missing codes and a monotonic transfer function.
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
26
______________________________________________________________________________________
10μF
GNDD
V
КС
D
GNDA
V
КС
GNDI
V
КС
Я
GNDI
1N5817
V
EE
V
КС
A = +4.75V TO +5.25V
V
КС
D = +4.75V TO +5.25V
V
КС
I = +4.75V TO +5.25V
V
КС
O = +3.0V TO V
КС
D
V
EE
= -4.75V TO -5.25V
ПРИМЕЧАНИЕ:
LOCATE ALL 47pF CAPACITORS AS CLOSE
AS POSSIBLE TO THE MAX104 DEVICE.
GNDD
V
КС
O
10nF
10nF
47pF
47pF
47pF
47pF
10μF
10nF
10nF
47pF
47pF
47pF
47pF
10μF
10nF
10nF
47pF
47pF
10μF
10nF
10nF
47pF
47pF
47pF
47pF
10μF
10nF
10nF
47pF
47pF
47pF
47pF
Рисунок 22. MAX104 Bypassing and Grounding
Bit Error Rates (BER)
Errors resulting from metastable states may occur when
the analog input voltage (at the time the sample is taken)
falls close to the decision point of any one of the input
comparators. Here, the magnitude of the error depends
on the location of the comparator in the comparator net-
работу. If it is the comparator for the MSB, the error will
reach full scale. The MAX104's unique encoding scheme
solves this problem by limiting the magnitude of these
errors to 1LSB; it reduces the probability of these errors
occurring to typically one in every 10
16
clock cycles.
Dynamic Parameter Definitions
Signal-to-Noise Ratio (SNR)
For a waveform perfectly reconstructed from digital
samples, the theoretical maximum SNR is the ratio of
the full-scale analog input (RMS value) to the RMS
quantization error (residual error). The ideal, theoretical
minimum analog-to-digital noise is caused by quantiza-
tion error only and results directly from the ADC's reso-
lution (N bits):
SNR
(MAX)
= (6.02 x N + 1.76)dB
In reality, there are other noise sources besides quanti-
zation noise: thermal noise, reference noise, clock jitter,
etc. SNR is calculated by taking the ratio of the RMS
signal to the RMS noise, which includes all spectral
components minus the fundamental, the first five har-
monics, and the DC offset.
Effective Number of Bits (ENOB)
ENOB indicates the global accuracy of an ADC at a
specific input frequency and sampling rate. An ideal
ADC's error consists of quantization noise only. ENOB
is calculated from a curve fit referenced to the theoreti-
cal full-scale range.
Signal-to-Noise Plus Distortion (SINAD)
SINAD is calculated from the effective number of bits
(ENOB) as follows:
SINAD = (6.02 x ENOB) + 1.76
Total Harmonic Distortion (THD)
THD is the ratio of the RMS sum of the first four harmon-
ics of the input signal to the fundamental itself. Это
выражается так:
где V
1
is the fundamental amplitude, and V
2
через
V
5
are the amplitudes of the 2nd- through 5th-order
harmonics.
Spurious-Free Dynamic Range (SFDR)
SFDR is the ratio, expressed in decibels, of the RMS
amplitude of the fundamental (maximum signal compo-
nent) to the RMS value of the next largest spurious
component, excluding DC offset.
Intermodulation Distortion (IMD)
The two-tone IMD is the ratio, expressed in decibels, of
either input tone to the worst 3rd-order (or higher) inter-
modulation products. The input tone levels are at -7dB
full scale.
THD
20 log
V
V
V
V
/ V
2
2
3
2
4
2
5
2
1
=
×
+
+
+
MAX104
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
______________________________________________________________________________________ 27
Chip Information
TRANSISTOR COUNT: 20,486
SUBSTRATE CONNECTED TO V
EE
MAX104
±5V, 1Gsps, 8-Bit ADC with
On-Chip 2.2GHz Track/Hold Amplifier
28
______________________________________________________________________________________
Typical Operating Circuit
MAX104
Z
0
= 50Ω
50Ω
ALL PECL OUTPUTS
MUST BE TERMINATED
LIKE THIS.
V
КС
O - 2V
P7+/P7-
P5+/P5-
P3+/P3-
P1+/P1-
A7+/A7-
A5+/A5-
A3+/A3-
TO MEMORY OR DIGITAL SIGNAL PROCESSOR
A1+/A1-
2
2
P6+/P6-
2
P4+/P4-
2
P2+/P2-
2
OR+/OR-
V
EE
V
КС
А. В.
КС
Я
V
КС
D
V
КС