CLK (МГц) / N, где N это количество тактов / преобразования.
Примечание 19: военной спецификации РИТС может быть предоставлена по запросу.
Электрические характеристики
DS011264-22
V
REF
= V
REF +
- V
REF-
V
В
= V
В +
- V
IN-
GND ≤ V
В +
≤ V
+
GND ≤ V
IN-
≤ V
+
Рис 1. Общий случай выходной цифровой код против Рабочее напряжение Диапазон входного
www.national.com
10
Электрические характеристики
(Продолжение)
DS011264-23
V
REF +
- V
REF-
= 4.096V
V
В
= V
В +
- V
IN-
GND ≤ V
В +
≤ V
+
GND ≤ V
IN-
≤ V
+
Рис 2. Конкретные случае выходных цифровой код против Рабочее напряжение Вход для V
REF
= 4.096V
www.national.com
11
Электрические характеристики
(Продолжение)
DS011264-24
V
REF
= V
REF +
- V
REF-
Рис 3. Общий случай V
REF
Рабочий диапазон
www.national.com
12
Электрические характеристики
(Продолжение)
DS011264-25
V
REF
= V
REF +
- V
REF-
V
+ = 5В
Рис 4. Конкретном случае V
REF
Рабочий диапазон для V
+ = 5В
DS011264-4
Рисунок 5. Передаточной характеристики
www.national.com
13
Электрические характеристики
(Продолжение)
DS011264-5
Рисунок 6. Упрощенный кривая погрешности против Результат Код без Автоматическая калибровка или Авто-Zero Циклы
DS011264-6
Рисунок 7. Упрощенный кривая погрешности против Результат Код после Автоматическая калибровка цикла
DS011264-7
Рисунок 8. Офсетная или нулевой ошибкой напряжение
www.national.com
14
Типичные характеристики
(Примечание 9) следующие кривые применяются в-бит + знак режим после 12
автоматической калибровки, если не указано иное. Производительность для 8-битных знаком + "и" сторожевой пес "мод равна или выше
показано на рисунке.
Ошибка линеаризации изменении
против Тактовая частота
DS011264-37
Ошибка линеаризации изменении
от температуры
DS011264-38
Ошибка линеаризации изменении
против опорного напряжения
DS011264-39
Ошибка линеаризации изменении
С. Напряжение
DS011264-40
Полный-Scale Ошибка изменения
против Тактовая частота
DS011264-41
Полный-Scale Ошибка изменения
от температуры
DS011264-42
Полный-Scale Ошибка изменения
против опорного напряжения
DS011264-43
Полный-Scale Ошибка
С. Напряжение
DS011264-44
Zero Ошибка изменения
против Тактовая частота
DS011264-45
www.national.com
15
Типичные характеристики
(Примечание 9) следующие кривые применяются в-бит + знак режим после 12
автоматической калибровки, если не указано иное.
Производительность для 8-битных знаком + "и" сторожевой пес "мод равна или выше
показано на рисунке. (Продолжение)
Zero Ошибка изменения
от температуры
DS011264-46
Zero Ошибка изменения
против опорного напряжения
DS011264-47
Zero Ошибка изменения
С. Напряжение
DS011264-48
Analog Ток
от температуры
DS011264-49
Цифровые Ток
против Тактовая частота
DS011264-50
Цифровые Ток
от температуры
DS011264-51
V
REFOUT
Правила нагрузки
DS011264-52
V
REFOUT
Линия Правила
DS011264-53
www.national.com
16
Типичные эксплуатационных свойств динамических
Следующие кривые получены для 12-бит + знак
Режим после автоматической калибровки, если не указано иное.
Биполярный сигнал / шум
против Входная частота
DS011264-54
Биполярный сигнал-шум
+ Коэффициент искажений
против Входная частота
DS011264-55
Биполярный сигнал-шум
+ Коэффициент искажений
С. Уровень входного сигнала
DS011264-56
Биполярное Диапазон частот
с 1,028 кГц, синус волны входного
DS011264-57
Биполярное Диапазон частот
с 10 кГц, синус волны входного
DS011264-58
Биполярное Диапазон частот
с 20 кГц, синус волны входного
DS011264-59
Биполярное Диапазон частот
с 40 кГц, синус волны входного
DS011264-60
Биполярное Ложные бесплатные
Динамический диапазон
DS011264-61
Однополярный сигнал / шум
против Входная частота
DS011264-62
www.national.com
17
Типичные эксплуатационных свойств динамических
Следующие кривые получены для 12-бит + знак
Режим после автоматической калибровки, если не указано иное. (Продолжение)
Испытание схем и Формы сигнала
Однополярный сигнал-шум
+ Коэффициент искажений
против Входная частота
DS011264-63
Однополярный сигнал-шум
+ Коэффициент искажений
С. Уровень входного сигнала
DS011264-64
Однополярный Диапазон частот
с 1,028 кГц, синус волны входного
DS011264-65
Однополярный Диапазон частот
с 10 кГц, синус волны входного
DS011264-66
Однополярный Диапазон частот
с 20 кГц, синус волны входного
DS011264-67
Однополярный Диапазон частот
с 40 кГц, синус волны входного
DS011264-68
DS011264-12
DS011264-13
DS011264-14
DS011264-15
Рисунок 9. TRI-STATE испытаний схемы и Формы сигнала
www.national.com
18
Сроки диаграмм
V
= V +
D
+ = 5 V, т
R
= Т
F
= 3 нс, C
L
= 100 пФ для INT, DMARQ, D0-D15 мероприятий.
1, 3: CS или адреса действует до ALE низкой время настройки.
2, 4: CS или адреса действует до ALE низкой время провести.
5: ALE длительности импульса
6: RD от высокой к следующей ALE высокой
7: ALE низкой RD низким
8: RD импульса
9: RD от высокой к следующей RD или WR низким
10: ALE низкой WR низким
11: WR длительности импульса
12: WR от высокой к следующей ALE высокой
13: WR от высокой к следующей WR или RD низким
14: Данные действительны для WR высокого время настройки
15: Данные действительны для WR пора провести
16: RD низкой шины данных из TRI-STATE
17: RD от высокой к TRI-STATE
18: RD низкой достоверности данных (время доступа)
DS011264-16
Рисунок 10. Multiplexed шины данных
www.national.com
19
Сроки диаграмм
V
= V +
D
+ = 5 V, т
R
= Т
F
= 3 нс, C
L
= 100 пФ для INT, DMARQ, D0-D15
мероприятий. (Продолжение)
8: RD импульса
9: RD от высокой к следующей RD или WR низким
11: WR длительности импульса
13: WR от высокой к следующей WR или RD низким
14: Данные действительны для WR высокого время настройки
15: Данные действительны для WR пора провести
16: RD низкой шины данных из TRI-STATE
17: RD от высокой к TRI-STATE
18: RD низкой достоверности данных (время доступа)
19: Адрес силу с RD или WR высокой (время хранения)
20: CS низким или адрес действует до RD низким
21: CS низким или адрес действует до низкого WR
V
= V +
D
+ = 5 V, т
R
= Т
F
= 3 нс, C
L
= 100 пФ для INT, DMARQ, D0-D15 мероприятий.
22: INT высотой от RD низким
23: DMARQ низкий из низких RD
DS011264-17
Рисунок 11. Номера для Multiplexed Шина данных (ALE = 1)
DS011264-18
Рисунок 12. Прерывания и DMARQ
www.national.com
20
Pin Описание
V
+ V
D
+ Аналоговый и цифровой булавки напряжения питания.
LM12 (H) 454 / 8 в напряжение рабочего диапазона
является 3,0 В до 5,5 В. Точность гарантирована только при
V
+ И V
D
+ Подключен к той же мощности
питания. Каждый в
вод должен иметь параллельных ком-
Тион от 10 мкФ (электролитическим способом или тантал) и 0,1 мкФ
(Керамика) обойти конденсаторы соединены между
его и землю.
D0-D15
Внутреннего ввода вывода данных TRI-STATE буферов
связаны эти штыри. Эти буферы
предназначенные для привода емкостной нагрузки 100 пФ или
меньше. Внешние буферы, необходимые для управления
выше емкости нагрузки. Эти штифты позволяют
пользователей средств ввода команд и данных из-
положить. В логике высокого применительно к контактный BW, данные
линий D8-D15, помещаются в высокий импеданс
государственных и линий передачи данных D0-D7 используются для указаний
Тион
вход
и
данные
выходной
когда
LM12 (H) 454 / 8 связано с 8-битной данных
автобус. Логика низкий контактный BW позволяет
LM12 (H) 454 / 8 в целях обмена информацией по
16-битной шины данных.
RD
Вход для активного низкого сигнала шины управления READ.
Ввода / вывода данных TRI-STATE буферов, а себе-
выбранной логикой сигнал, поступающий с контактом, BW,
включаются при RD и CS являются низкими. Это
позволяет LM12 (H) 454 / 8 для передачи информации
на шине.
WR
Вход для активного низкого сигнала WRITE шины управления.
Ввода / вывода данных TRI-STATE буферов, а себе-
выбранной логикой сигнал, поступающий с контактом, BW,
включаются при WR и CS являются низкими. Это
позволяет LM12 (H) 454 / 8 на получение информации
по шине данных.
CS
Вход для активных низких Выбор сигнала управления Chip.
Логика низким следует применять этот вывод только мажор-
ING чтения или записи в
LM12 (H) 454 / 8. Внутренней синхронизации прекращается
и преобразование останавливается в то время как Chip Выбор невелик.
Преобразование восстанавливается, когда выбора входного Chip
сигнал возвращается высока.
ALE
Адрес ключ возможности ввода. Она используется в системах
содержащие мультиплексной шине. Когда это ALE
утверждал, высокий, LM12 (H) 454 / 8 принимает ин-
цию о шине, как действительный адрес.
высокого до низкого переход защелки адресных данных
на A0-A4 в то время как CS является низким. Любые изменения в
A0-A4 и CS в то время как низкий ALE не повлияет
LM12 (H) 454 / 8.
Посмотреть
Фигура
10.
Когда
вне мультиплексном шина используется, ALE постоянно
утверждал высока. На рисунке 11.
CLK
Внешние часы контактный вход. LM12 (H) 454 / 8 оператор-
Точные с тактовой частотой ввода в диапазоне
0,05 МГц, 10,0 МГц.
A0-A4
LM12 (H) 454 / 8 Линии адрес. Они
использовать для доступа ко всем внутренним регистрам, конверсии
FIFO, и инструкция RAM.
SYNC
Синхронизация ввода / вывода. При использовании в качестве
продукции, она предназначена для дисков емкостной нагрузки
100 пФ или меньше. Внешние буферы, необходимые для
вождения выше емкости нагрузки. SYNC является в-
положить, если конфигурация в реестр "I / O Выберите" бит
является низким. Нарастающего фронта на этот контакт вызывает между
NAL S / H провести входного сигнала. Следующий рост
часы края или начинает преобразование или делает
по сравнению с программируемым ограничения в зависимости
, на котором функции по требованию программирования
обучения. Этот вывод будет вывод, если "I / O Se-
Лект "установлена высоко. Выход SYNC идет высокими
при конверсии или сравнение начала
и низким после их завершения. (См. раздел 2.2).
внутренние сбрасывается после первого власти применительно к
LM12 (H) 454 / 8 автоматически устанавливает этот вывод, как
вход.
BW
Ширина шины ввода PIN-кода. Этот вклад позволяет
LM12 (H) 454 / 8 для прямого либо
8 - или 16-разрядной шине. Логика высокой устанавливает ширину
8 бит и места D8-D15 в высокий импеданс
государства. Логика низким устанавливает ширину 16 бит.
INT
Активный низкий прерывать выход. Этот выход де-
подписала контракт с диска емкостной нагрузки 100 пФ или меньше.
Внешние буферы, необходимые для управления высшего
нагрузки емкости. Прерывания сигнала gener-
ated любое время немаскируемое прерывание условие
имеет место. Есть восемь различных условиях
, которые могут вызвать прерывание. Любое прерывание сброс
путем чтения регистра статуса прерываний. (См.
Раздел 2.3.)
DMARQ
Активный высокого прямого доступа к памяти Запрос из-
положить. Этот выход предназначен для привлечения емкостной
нагрузки 100 пФ или меньше. Внешние буферы NEC-
Эссари для управления высшего емкости нагру
ки. Это
идет высокими когда число преобразования
результаты преобразования FIFO равна программы
Мейбл значение, хранящееся в разрешение прерывания по регистра-
тер. Она возвращается к логике низко, когда это FIFO
пуст.
GND
LM12 (H) 454 / 8 заземления. Следует
связано с низким сопротивлением и индуктивностью
аналоговых возвращения основании того, что подключается непосредственно к
системы электропитания местах.
IN0-IN7
(IN0-IN3
LM12H454
LM12454)
8 (LM12 (H) 458) или 4 (LM12454)
аналоговые входы. Данного канала выбран
через обучение RAM. Любой из кана-
каналов может быть настроен в качестве независимого
одного состава ввода. Любая пара каналов,
будь рядом или несмежных, могут работать
как полностью дифференциальные пары.
S / H В +
S / H IN-
LM12454 в неинвертирующим и обращения в-
ставит на внутренний S / H.
MUXOUT +
MUXOUT-
LM12454 в неинвертирующим и обращения из-
ставит от внутреннего мультиплексора.
V
REF-
отрицательный
ссылка
вход.
LM12 (H) 454 / 8 работать с 0В ≤ V
REF-
≤
V
REF +
. Этот вывод должен быть обойден на землю
с параллельным сочетание 10 мкФ и 0,1 мкФ
(Керамических) конденсаторов.
V
REF +
положительный
ссылка
вход.
LM12 (H) 454 / 8 работать с 0В ≤ V
REF +
≤ V
+.
Этот вывод должен быть обойден на землю
параллельная комбинация 10 мкФ и 0,1 мкФ (се-
керамических) конденсаторов.
V
REFOUT
внутренние 2.5V запрещенной зоны в выходные булавкой. Это
вывод должен быть обойден на землю с 100
мкФ конденсатора.
www.national.com
21
Применение информации
1,0 Функциональное описание
LM12454 и LM12 (H) 458 являются многофункциональными данных Ac-
ментов
Системы
что
включать
полностью
дифференциал
12-разрядные знак плюс автоматической калибровкой аналого-цифровой преобразователь
(ADC) с дополнительном коде выходного формата 8-канальный
(LM12 (H) 458) или 4-х канальный (LM12454) аналоговый мультиплексор,
внутренние ссылки 2.5V, первый в своем первом (ФИФО) регистрировать
, который может хранить 32 результатов преобразования и инструкции RAM
, которые могут хранить больше, чем 8 инструкции для последо-
Существенно казнен. LM12454 также дифференциальных мульти-
выход plexer и дифференциальных S / H ввода. Все это схема
работают только с одного источника питания +5 V.
LM12 (H) 454 / 8, 3 режима работы:
12-битный символ "+" с коррекцией
8-битный символ "+" без коррекции
8-разрядный + знак сравнению режиме ("сторожевой пес" режим)
Дифференциальных полностью 12-битный плюс знак АЦП использует заряд повторно
распределение топологии, которая включает калибровку возможностей.
Обязанности перераспределение АЦП используется конденсатор лестницы на месте
из резистора лестнице сформировать внутренний ЦАП. ЦАП используется
путем последовательных приближений зарегистрироваться для получения промежуточ-
diate напряжение между напряжениях V
REF-
и
V
REF +
. Эти промежуточные напряжения по сравнению с
пробы входного напряжения аналоговых, так каждый бит генерируется.
Количество промежуточных напряжениях и сравнений
АЦП равно резолюции. Коррекция каждого бита AC-
точностью осуществляется путем калибровки конденсатор лестницы
использоваться в АЦП.
Два разных режима калибровки имеются; 1 ком-
насыщает для напряжения смещения, или ноль, а другая поправляет
как компенсировать ошибки и ошибки в линейности АЦП.
При исправлении компенсировать только компенсировать погрешность измеряется
раз и поправочный коэффициент будет создана. В полной
калибровки, смещение ошибки измеряется 8 раз, средняя
в возрасте, и поправочный коэффициент будет создана. После дополняет
Тион либо режим калибровки, смещение коррекции коэффициента
cient хранятся во внутренней Коррекция смещения при регистрации.
LM12 (H) 454 / 8 в общей коррекции линейности достигается
путем устранения ЦАП конденсатор несоответствие внутреннего. Каждый
конденсатор 8 раз по сравнению с все остальные
меньшее значение конденсаторов и любые ошибки являются усредненными. Соот-
rection коэффициент, то создается и хранится в одном из
13 внутренних регистров к
оррекции линейности. Внутренний
государственной машины, с использованием шаблонов, хранящихся в внутреннего 16 х 8-битных
ROM, выполняет каждый алгоритм калибровки.
После калибровки, внутренний блок логики арифметики (ALU) использует
Коррекция смещения при коэффициенте 13 линейности коррекции
коэффициенты снижения погрешности от смещения в результате конверсии и линейно
нейность ошибки в фоновом режиме, в течение 12-бит + знак кон-
версии. 8-разрядный + знак преобразования и сравнение режимов
использовать только компенсировать коэффициент. -Бит + 8 знак режиме за
форм преобразования в менее чем в половине случаев используются
12-разрядный + знак режим преобразования.
LM12 (H) 454 / 8 в "сторожевого пса" режим используется для контроля
одного состава или амплитуды сигнала дифференциала. Каждый
оцифрованный сигнал имеет два ограничения. Прерывания могут генерироваться
если входной сигнал выше или ниже любой из этих двух пределов.
Это позволяет прерываний, генерируемые, когда аналоговое напряжение
входы "в окне" или, наоборот, "за пределами
окна ". После "сторожевого пса" режим прерывания, процессор
может отправить запрос на преобразование входного сигнала и читать
сигнала величины.
Аналоговый мультиплексор ввода могут быть настроены для любого ком-
комбинации из одного состава или полностью дифференциальные операции. Каждый
вход привязаны к земле, когда мультиплексор канала оп-
erates в однотактный режим. Полностью дифференциальный аналог-
положить каналы формируются путем спаривания любых двух каналов-
вместе.
LM12454 в мультиплексор выходов и S / H входов (MUX-
OUT +, MUXOUT и S / H IN +, S / H В-), предоставляют возможность
для дополнительной обработки аналоговых сигналов. Фиксированная прибыль уси-
ERS, программируемым коэффициентом усиления усилителя, фильтров и других про-
обработкой схемы может работать как на сигнал, поступающий на себе-
выбранной мультиплексор канала (ов). Если внешняя обработка не
использоваться, подключите к MUXOUT + S / H + и В MUXOUT к
S / H IN-.
LM12 (H) 454 / 8 внутренних S / H предназначен для работы в
минимальное время приобретения (1,13 мкс, 12 бит), когда
источник сопротивления, R
S
, Составляет ≤ 60 Ω (F
CLK
≤ 8 МГц). Когда 60 Ω
<
R
S
≤ 4,17 к Ω, внутренние S / H приобретение время может быть в-
creased не более 4,88 мкс (12 бит, е
CLK
= 8 МГц).
См. раздел 2.1 (Инструкция памяти "00") биты 12-15 для более
информации.
Внутренние 2.5V выходного ссылка запрещенной зоны можно ознакомиться на штырь
44. Это напряжение может быть использован в качестве опорного для АЦП соотношения-
metric conversion or as a virtual ground for front-end analog
conditioning circuits. V
REFOUT
pin should be bypassed
to ground with a 100 µF capacitor.
Microprocessor overhead is reduced through the use of the
internal conversion FIFO. Thirty-two consecutive conver-
sions can be completed and stored in the FIFO without any
microprocessor intervention. The microprocessor can, at any
time, interrogate the FIFO and retrieve its contents. Это может
also wait for the LM12(H)454/8 to issue an interrupt when
the FIFO is full or after any number ( ≤ 32) of conversions
have been stored.
Conversion sequencing, internal timer interval, multiplexer
configuration, and many other operations are programmed
and set in the Instruction RAM.
A diagnostic mode is available that allows verification of the
LM12(H)458's operation. The diagnostic mode is disabled in
the LM12454. This mode internally connects the voltages
present at the V
REFOUT
, V
REF +
, V
REF−
, and GND pins to the
internal V
В +
и V
IN−
S/H inputs. This mode is activated by
setting the Diagnostic bit (Bit 11) in
the Configuration register
на "1". More information concerning this mode of operation
can be found in Section 2.2.
2.0 Internal User-Programmable
Регистры
INSTRUCTION RAM
The instruction RAM holds up to eight sequentially execut-
able instructions. Each 48-bit long instruction is divided into
three 16-bit sections. READ and WRITE operations can be
issued to each 16-bit section using the instruction's address
and the 2-bit “RAM pointer” in the Configuration register.
eight instructions are located at addresses 0000 through
0111 (A4–A1, BW = 0) when using a 16-bit wide data bus or
at addresses 00000 through 01111 (A4–A0, BW = 1) when
using an 8-bit wide data bus. They can be accessed and pro-
grammed in random order.
www.national.com
22
2.0 Internal User-Programmable
Регистры
(Продолжение)
Any Instruction RAM READ or WRITE can affect the se-
quencer's operation:
The Sequencer should be stopped by setting the RESET
bit to a “1” or by resetting the START bit in the Configura-
tion Register and waiting for the current instruction to fin-
ish execution before any Instruction RAM READ or
WRITE is initiated.
A soft RESET should be issued by writing a “1” to the
Configuration Register's RESET bit after any READ or
WRITE to the Instruction RAM.
The three sections in the Instruction RAM are selected by
the Configuration Register's 2-bit “RAM Pointer”, bits D8 and
D9. The first 16-bit Instruction RAM section is selected with
the RAM Pointer equal to “00”. This section provides multi-
plexer channel selection, as well as resolution, acquisition
time, etc. The second 16-bit section holds “watchdog” limit
#1, its sign, and an indicator that shows that an interrupt can
be generated if the input signal is greater or less than the
programmed limit. The third 16-bit section holds “watchdog”
limit #2, its sign, and an indicator that shows that an interrupt
can be generated if the input signal is greater or less than the
programmed limit.
Instruction RAM “00”
Bit 0 is the LOOP bit. It indicates the last instruction to be ex-
ecuted in any instruction sequence when it is set to a “1”.
The next instruction to be executed will be instruction 0.
Bit 1 is the PAUSE bit. This controls the Sequencer's opera-
Тион. When the PAUSE bit is set (“1”), the Sequencer will stop
after reading the current instruction and before executing it,
and the start bit in the Configuration register is automatically
reset to a “0”. Setting the PAUSE also causes an interrupt to
be issued. The Sequencer is restarted by placing a “1” in the
Configuration register's Bit 0 (Start bit).
After the Instruction RAM has been programmed and the
RESET bit is set to “1”, the Sequencer retrieves Instruction
000, decodes it, and waits for a “1” to be placed in the Con-
figuration's START bit. The START bit value of “0” “over-
rides” the action of Instruction 000's PAUSE bit when the Se-
quencer is started. Once started, the Sequencer executes
Instruction 000 and retrieves, decodes, and executes each
of the remaining instructio
ns. No PAUSE Interrupt (INT 5) is
generated the first time the Sequencer executes Instruction
000 having a PAUSE bit set to “1”. When the Sequencer en-
counters a LOOP bit or completes all eight instructions, In-
struction 000 is retrieved and decoded. A set PAUSE bit in
Instruction 000 now halts the Sequencer before the instruc-
tion is executed.
Bits 2–4 select which of the eight input channels (“000” to
“111” for IN0–IN7) will be configured as non-inverting inputs
to the LM12(H)458's ADC. (See Page 27, Table 1.) They se-
lect which of the four input channels (“000” to “011” for
IN0–IN4) will be configured as non-inverting inputs to the
LM12454's ADC. (See Page 27, Table 2.)
Bits 5–7 select which of the seven input channels (“001” to
“111” for IN1 to IN7) will be configured as inverting inputs to
the LM12(H)458's ADC. (See Page 27, Table 1.) They select
which of the three input channels (“001” to “011” for IN1–IN4)
will be configured as inverting inputs to the LM12454's ADC.
(See Page 27, Table 2.) Fully differential operation is created
by selecting two multiplexer channels, one operating in the
non-inverting mode and the other operating in the inverting
режиме. A code of “000” selects ground as the inverting input
for single ended operation.
Bit 8 is the SYNC bit. Setting Bit 8 to “1” causes the Se-
quencer to suspend operation at the end of the internal S/H’s
acquisition cycle and to wait until a rising edge appears at
the SYNC pin. When a rising edge appears, the S/H ac-
quires the input signal magnitude and the ADC performs a
conversion on the clock's next rising edge. When the SYNC
pin is used as an input, the Configuration register's “I/O Se-
lect” bit (Bit 7) must be set to a “0”. With SYNC configured as
an input, it is possible to synchronize the start of a conver-
sion to an external event. This is useful in applications such
as digital signal processing (DSP) where the exact timing of
conversions is important.
When the LM12(H)454/8 are used in the “watchdog” mode
with external synchronization, two rising edges on the SYNC
input are required to initiate two comparisons. The first rising
edge initiates the comparison of the selected analog input
signal with Limit #1 (found in Instruction RAM “01”) and the
second rising edge initiates the comparison of the same ana-
log input signal with Limit #2 (found in Instruction RAM “10”).
Bit 9 is the TIMER bit. When Bit 9 is set to “1”, the Se-
quencer will halt until the internal 16-bit Timer counts down
к нулю. During this time interval, no “watchdog” comparisons
or analog-to-digital conversions will be performed.
Bit 10 selects the ADC conversion resolution. Setting Bit 10
to “1” selects 8-bit + sign and when reset to “0” selects 12-bit
+ sign.
Bit 11 is the “watchdog” comparison mode enable bit. Когда
operating in the “watchdog” comparison mode, the selected
analog input signal is compared with the programmable val-
ues stored in Limit #1 and Limit #2 (see Instruction RAM “01”
and Instruction RAM “10”). Setting Bit 11 to “1” causes two
comparisons of the selected analog input signal with the two
stored limits. When Bit 11 is reset to “0”, an 8-bit + sign or
12-bit + sign (depending on the state of Bit 10 of Instruction
RAM “00”) conversion of the input signal can take place.
www.national.com
23
2.0 Internal User-Programmable Registers
(Продолжение)
A4
A3
A2
A1
Цель
Тип
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
Инструкция
RAM
R / W
Приобретение
Watch-
V
IN−
V
В +
0
т
о
(RAM
Указатель
=
00)
Время
собака
8 / 12
Timer
Sync
(MUXOUT−)
(MUXOUT+)
Пауза
Петля
11
1
(Note
20)
(Note
20)
0
0
0
Инструкция
RAM
R / W
0
т
о
(RAM
Указатель
=
01)
Не
Уход
>
/
<
Знак
Предел
#
1
11
1
0
0
0
Инструкция
RAM
R / W
0
т
о
(RAM
Указатель
=
10)
Не
Уход
>
/
<
Знак
Предел
#
2
11
1
1
0
0
0
Конфигурация
R / W
Не
Уход
DIAG
Тест
RAM
I / O
Автоматический
Чан
Stand-
Полный
Авто-
Сброс
Начало
Регистр
(Note
21)
=
0
Указатель
Sel
Нулевой
ЕС
Маска
по
CAL
Нулевой
Прерывать
Включить
R / W
Номер
из
Conversions
Sequencer
INT7
INT6
INT5
INT4
Int3
Int2
INT1
INT0
1
0
0
1
Регистр
в
Преобразование
FIFO
Адрес
к
к
Генерировать
Int2
Генерировать
INT1
Адрес
R
Фактический
Номер
из
из
INST7
INST6
INST5
INST4
INST3
INST2
INST1
INST0
1
0
1
0
Прерывать
Статус
Преобразование
Результаты
Sequencer
Регистр
в
Преобразование
FIFO
Инструкция
being
Executed
1
0
1
1
Timer
R / W
Timer
Preset
Высокий
Байт
Timer
Preset
Низкий
Байт
Регистр
1
1
0
0
Преобразование
R
Адрес
Знак
Преобразование
Преобразование
Data:
LSBs
FIFO
или
Знак
Data:
MSBs
1
1
0
1
Предел
Статус
R
Предел
#
2:
Статус
Предел
#
1:
Статус
Регистр
Внимание
20:
LM12454
(См.
к
T
в состоянии
2
).
Внимание
21:
LM12(H)458
только
.
Must
быть
набор
к
“0”
для
LM12454.
РИСУНОК
13.
LM12(H)454/8
Память
Карта
для
16-Bit
W
ide
Databus
(BW
=
“0”,
T
EST
Бит
=
“0”
и
A0
=
Не
Care)
www.national.com
24
2.0 Internal User-Programmable Registers
(Продолжение)
Note 22: LM12454 (Refer toTable 2).
Note 23: LM12(H)458 only. Must be set to “0” for the LM12454.
A4
A3
A2
A1
A0
Цель
Тип
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
Инструкция
RAM
(RAM
Pointer =
00)
R / W
V
IN−
(MUXOUT−) (Note 22)
V
В +
(MUXOUT+) (Note 22)
0
к
0
Пауза
Петля
1
1
1
0
0
0
R / W
Watch-
0
к
1
Acquisition Time
собака
8 / 12
Timer
Sync
1
1
1
0
0
0
Инструкция
RAM
(RAM
Pointer =
01)
R / W
0
к
0
Comparison Limit
#
1
1
1
1
0
0
0
R / W
0
к
1
Don't Care
>
/
<
Знак
1
1
1
0
0
0
Инструкция
RAM
(RAM
Pointer =
10)
R / W
0
к
0
Comparison Limit
#
2
1
1
1
0
0
0
R / W
0
к
1
Don't Care
>
/
<
Знак
1
1
1
1
0
0
0
0
Конфигурация
Регистр
R / W
I / O
Автоматический
Чан
Stand-
Полный
Авто-
Сброс
Начало
Sel
Нулевой
ЕС
Маска
по
Cal
Нулевой
1
0
0
0
1
R / W
Don't Care
DIAG
(Note
23)
Test =
0
RAM Pointer
1
0
0
1
0
Прерывать
Включить
Регистр
R / W
INT7
INT6
INT5
INT4
Int3
Int2
INT1
INT0
1
0
0
1
1
R / W
Number of Conversions in Conversion
Sequencer Address to
FIFO to Generate INT2
Generate INT1
1
0
1
0
0
Прерывать
Статус
Регистр
R
INST7
INST6
INST5
INST4
INST3
INST2
INST1
INST0
1
0
1
0
1
R
Actual Number of Conversions Results
Address of Sequencer
in Conversion FIFO
Инструкция
being Executed
1
0
1
1
0
Timer
Регистр
R / W
Timer Preset: Low Byte
1
0
1
1
1
R / W
Timer Preset: High Byte
1
1
0
0
0
Преобразование
FIFO
R
Conversion Data: LSBs
1
1
0
0
1
R
Address or Sign
Знак
Conversion Data: MSBs
1
1
0
1
0
Limit Status
Регистр
R
Предел
#
1 Status
1
1
0
1
1
R
Предел
#
2 Status
Рисунок 14. LM12(H)454/8 Memory Map for 8-Bit Wide Databus (BW = “1” and Test Bit = “0”)
www.national.com
25
2.0 Internal User-Programmable
Регистры
(Продолжение)
Bits 12–15 are used to store the user-programmable acqui-
sition time. The Sequencer keeps the internal S/H in the ac-
quisition mode for a fixed number of clock cycles (nine clock
cycles, for 12-bit + sign conversions and two clock cycles for
8-bit + sign conversions or “watchdog” comparisons) plus a
variable number of clock cycles equal to twice the value
stored in Bits 12–15. Thus, the S/H's acquisition time is (9 +
2D) clock cycles for 12-bit + sign conversions and (2 + 2D)
clock cycles for 8-bit + sign conversions or “watchdog” com-
parisons, where D is the value stored in Bits 12–15.
minimum acquisition time compensates for the typical inter-
nal multiplexer series resistance of 2 k Ω , and any additional
delay created by Bits 12–15 compensates for source resis-
tances greater than 60 Ω (100 Ω ). (For this acquisition time
discussion, numbers in ( ) are shown for the LM12(H)454/8
operating at 5 MHz.) The necessary acquisition time is deter-
mined by the source impedance at the multiplexer input. Если
the source resistance (R
S
)
<
60 Ω (100 Ω ) and the clock fre-
quency is 8 MHz, the value stored in bits 12–15 (D) can be
0000. If R
S
>
60 Ω (100 Ω ), the following equations determine
the value that should be stored in bits 12–15.
D = 0.45 x R
S
XF
CLK
for 12-bits + sign
D = 0.36 x R
S
XF
CLK
for 8-bits + sign and “watchdog”
R
S
is in k Ω and f
CLK
is in MHz. Round the result to the next
higher integer value. If D is greater than 15, it is advisable to
lower the source impedance by using an analog buffer be-
tween the signal source and the LM12(H)458's multiplexer
ресурсов. The value of D can also be used to compensate for
the settling or response time of external processing circuits
connected between the LM12454's MUXOUT and S/H IN
булавки.
Instruction RAM “01”
The second Instruction RAM section is selected by placing a
“01” in Bits 8 and 9 of the Configuration register.
Bits 0–7 hold “watchdog” limit #1 . When Bit 11 of Instruction
RAM “00” is set to a “1”, the LM12(H)454/8 performs a
“watchdog” comparison of the sampled analog input signal
with the limit #1 value first, followed by a comparison of the
same sampled analog input signal with the value found in
limit #2 (Instruction RAM “10”).
Bit 8 holds limit #1's sign.
Bit 9 ’s state determines the limit condition that generates a
“watchdog” interrupt. A “1” causes a voltage greater than
limit #1 to generate an interrupt, while a “0” causes a voltage
less than limit #1 to generate an interrupt.
Bits 10–15 are not used.
Instruction RAM “10”
The third Instruction RAM
section is selected by placing a
“10” in Bits 8 and 9 of the Configuration register.
Bits 0–7 hold “watchdog” limit #2 . When Bit 11 of Instruction
RAM “00” is set to a “1”, the LM12(H)454/8 performs a
“watchdog” comparison of the sampled analog input signal
with the limit #1 value first (Instruction RAM “01”), followed
by a comparison of the same sampled analog input signal
with the value found in limit #2.
Bit 8 holds limit #2's sign.
Bit 9 's state determines the limit condition that generates a
“watchdog” interrupt. A “1” causes a voltage greater than
limit #2 to generate an interrupt, while a “0” causes a voltage
less than limit #2 to generate an interrupt.
Bits 10–15 are not used.
2.2 CONFIGURATION REGISTER
The Configuration register, 1000 (A4–A1, BW = 0) or 1000x
(A4–A0, BW = 1) is a 16-bit control register with read/write
потенциал. It acts as the LM12454's and LM12(H)458's “con-
trol panel” holding global information as well as start/stop, re-
set, self-calibration, and stand-by commands.
Bit 0 is the START/STOP bit. Reading Bit 0 returns an indi-
cation of the Sequencer's status. A “0” indicates that the Se-
quencer is stopped and waiting to execute the next instruc-
Тион. A “1” shows that the Sequencer is running. Writing a “0”
halts the Sequencer when the current instruction has fin-
ished execution. The next instruction to be executed is
pointed to by the instruction pointer found in the status reg-
ister. A “1” restarts the Sequencer with the instruction cur-
rently pointed to by the instruction pointer. (See Bits 8–10 in
the Interrupt Status register.)
Bit 1 is the LM12(H)454/8's system RESET bit. Writing a “1”
to Bit 1 stops the Sequencer (resetting the Configuration reg-
ister's START/STOP bit), resets the Instruction pointer to
“000” (found in the Interrupt Status register), clears the Con-
version FIFO, and resets all interrupt flags. The RESET bit
will return to “0” after two clock cycles unless it is forced high
by writing a “1” into the Configuration register's Standby bit.
A reset signal is internally generated when power is first ap-
plied to the part. No operation should be started until the RE-
SET bit is “0”.
Writing a “1” to Bit 2 initiates an auto-zero offset voltage cali-
bration. Unlike the eight-sample auto-zero calibration per-
formed during the full calibration procedure, Bit 2 initiates a
“short” auto-zero by sampling the offset once and creating a
correction coefficient (full calibration averages eight samples
of the converter offset voltage when creating a correction co-
efficient). If the Sequencer is running when Bit 2 is set to “1”,
an auto-zero starts immediately after the conclusion of the
currently running instruction. Bit 2 is reset automatically to a
“0” and an interrupt flag (Bit 3, in the Interrupt Status register)
is set at the end of the auto-zero (76 clock cycles). После
completion of an auto-zero calibration, the Sequencer
fetches the next instruction as pointed to by the Instruction
RAM's pointer and resumes execution. If the Sequencer is
stopped, an auto-zero is performed immediately at the time
requested.
Writing a “1” to Bit 3 initiates a complete calibration process
that includes a “long” auto-zero offset voltage correction (this
calibration averages eight samples of the comparator offset
voltage when creating a correction coefficient) followed by
an ADC linearity calibration. This complete calibration is
started after the currently running instruction is completed if
the Sequencer is running when Bit 3 is set to “1”. Bit 3 is re-
set automatically to a “0” and an interrupt flag (Bit 4, in the In-
terrupt Status register) will be generated at the end of the
calibration procedure (4944 clock cycles). После завершения
of a full auto-zero and linearity calibration, the Sequencer
fetches the next instruction as pointed to by the Instruction
RAM's pointer and resumes execution. If the Sequencer is
stopped, a full calibration is performed immediately at the
time requested.
Bit 4 is the Standby bit. Writing a “1” to Bit 4 immediately
places the LM12(H)454/8 in Standby mode. Normal opera-
tion returns when Bit 4 is reset to a “0”. The Standby com-
www.national.com
26
2.0 Internal User-Programmable
Регистры
(Продолжение)
mand (“1”) disconnects the external clock from the internal
circuitry, decreases the LM12(H)454/8's internal analog cir-
cuitry power supply current, and preserves all internal RAM
содержание. After writing a “0” to the Standby bit, the
LM12(H)454/8 returns to an operating state identical to that
caused by exercising the RESET bit. A Standby completion
interrupt is issued after a power-up completion delay that al-
lows the analog circuitry to settle. The Sequencer should be
restarted only after the Standby completion is issued. The In-
struction RAM can still be accessed through read and write
operations while the LM12(H)454/8 are in Standby Mode.
Bit 5 is the Channel Address Mask. If Bit 5 is set to a “1”, Bits
13–15 in the conversion FIFO will be equal to the sign bit (Bit
12) of the conversion data. Resetting Bit 5 to a “0” causes
conversion data Bits 13 through 15 to hold the instruction
pointer value of the instruction to which the conversion data
belongs.
Bit 6 is used to select a “short” auto-zero correction for every
преобразования. The Sequencer automatically inserts an
auto-zero before every conversion or “watchdog” compari-
son if Bit 6 is set to “1”. No automatic correction will be per-
formed if Bit 6 is reset to “0”.
The LM12(H)454/8's offset voltage, after calibration, has a
typical drift of 0.1 LSB over a temperature range of −40C to
+85 C. This small drift is less than the variability of the
change in offset that can occur when using the auto-zero
correction with each conversion. This variability is the result
of using only one sample of the offset voltage to create a cor-
rection value. This variability decreases when using the full
calibration mode because eight samples of the offset voltage
are taken, averaged, and used to create a correction value.
Bit 7 is used to program the SYNC pin (29) to operate as ei-
ther an input or an output. The SYNC pin becomes an output
when Bit 7 is a “1” and an input when Bit 7 is a “0”. С
SYNC programmed as an input, the rising edge of any logic
signal applied to pin 29 will start a conversion or “watchdog”
сравнение. Programmed as an output, the logic level at pin
29 will go high at the start of a conversion or “watchdog”
comparison and remain high until either have finished. Посмотреть
Instruction RAM “00”, Bit 8.
Bits 8 and 9 form the RAM Pointer that is used to select
each of a 48-bit instruction's three 16-bit sections during
read or write actions. A “00” selects Instruction RAM section
one, “01” selects section two, and “10” selects section three.
Bit 10 activates the Test mode that is used only during pro-
duction testing. Leave this bit reset to “0”.
Bit 11 is the Diagnostic bit and is available only in the
LM12(H)458. It can be activated by setting it to a “1” (the Test
bit must be reset to a “0”). The Diagnostic mode, along with
a correctly chosen instruction, allows verification that the
LM12(H)458's ADC is performing correctly. При активации
the inverting and non-inverting inputs are connected as
shown in Table I. As an example, an instruction with “001” for
both V
В +
и V
IN−
while using the Diagnostic mode typically
results in a full-scale output.
2.3 INTERRUPTS
The LM12454 and LM12(H)458 have eight possible inter-
rupts, all with the same priority. Any of these interrupts will
cause a hardware interrupt to appear on the INT pin (31) if
they are not masked (by the Interrupt Enable register).
Interrupt Status register is then read to determine which of
the eight interrupts has been issued.
ТАБЛИЦА 1. LM12(H)458 Input Multiplexer
Channel Configuration Showing Normal
Mode and Diagnostic Mode
Канал
Выбор
Данные
Нормальный
Диагностический
Режим
Режим
V
В +
V
IN−
V
В +
V
IN−
000
IN0
GND
V
REFOUT
GND
001
IN1
IN1
V
REF +
V
REF−
010
IN2
IN2
IN2
IN2
011
IN3
IN3
IN3
IN3
100
IN4
IN4
IN4
IN4
101
IN5
IN5
IN5
IN5
110
IN6
IN6
IN6
IN6
111
IN7
IN7
IN7
IN7
ТАБЛИЦА 2. LM12454 Input Multiplexer
Channel Configuration
Канал
Выбор
MUX+
MUX−
Данные
000
IN0
GND
001
IN1
IN1
010
IN2
IN2
011
IN3
IN3
1XX
OPEN
OPEN
The Interrupt Status register, 1010 (A4–A1, BW = 0) or
1010x (A4–A0, BW = 1) must be cleared by reading it after
writing to the Interrupt Enable register. This removes any
spurious interrupts on the INT pin generated during an Inter-
rupt Enable register access.
Interrupt 0 is generated whenever the analog input voltage
on a selected multiplexer channel crosses a limit while the
LM12(H)454/8 are operating in the “watchdog” comparison
режиме. Two sequential comparisons are made when the
LM12(H)454/8 are executing a “watchdog” instruction. De-
pending on the logic state of Bit 9 in the Instruction RAM’s
second and third sections, an interrupt will be generated ei-
ther when the input signal's magnitude is greater than or less
than the programmable limits. (See the Instruction RAM, Bit
9 author.) The Limit Status register will indicate which
preprogrammed limit, #1 or #2 and which instruction was ex-
ecuting when the limit was crossed.
Interrupt 1 is generated when the Sequencer reaches the
instruction counter value specified in the Inter
rupt Enable
register's bits 8–10. This flag appears before the instruc-
tion's execution.
Interrupt 2 is activated when the Conversion FIFO holds a
number of conversions equal to the programmable value
stored in the Interrupt Enable register's Bits 11–15. Это
value ranges from 0001 to 1111, representing 1 to 31 conver-
sions stored in the FIFO. A user-programmed value of 0000