AD7715 лист данных

В CLK

= 2,4576 МГц, если не указано иное. Все технические характеристики T

MIN

MAX

если не указано иное.)

REV. C

-2 -

Page 3

Параметр

Версия

Блок

Условия / Комментарии

STATIC ДЕЯТЕЛЬНОСТИ

Нет пропавших без вести коды

Биты мин

Гарантировано дизайн. Фильтр Нотч ≤ 60 Гц

Выходной шум

См. таблицы IX до XII

В зависимости от фильтра обрезаний и отдельные усиления

Интегральная нелинейность

± 0,0015

% От макс FSR

Фильтр Нотч ≤ 60 Гц

Однополярный Офсетная ошибке

См. примечание 2

Однополярный дрейфа нуля

0,2

μ V / ° C тип

Биполярное нулевой ошибкой

См. примечание 2

Биполярное Zero Дрифт

0,2

μ V / ° C тип

Позитивные полномасштабной ошибке

См. примечание 2

Полный-Scale Дрифт

3, 5

0,2

μ V / ° C тип

Ошибка усиления

См. примечание 2

Усиление Дрифт

3, 7

0,2

мг / FSR / ° C тип

Биполярное Отрицательные полномасштабной Ошибка

± 0,003

% От макс FSR

Обычно ± 0,0004%

Биполярное Отрицательные полномасштабной Дрифт

μ V / ° C тип

Для Прибыль 1 и 2

0,6

μ V / ° C тип

Для Прибыль 32 и 128

Аналоговые входы / Справка INPUTS

Технические характеристики AIN и REF IN, если не указано

Входной синфазной (КДПГ)

дБ мин

на DC. Обычно 102 дБ

Нормальный режим 50-Гц Отклонение

дБ мин

Для фильтра вырезами 25 Гц, 50 Гц, ± 0,02 × F

NOTCH

Нормальный режим 60-Гц Отклонение

дБ мин

Для фильтра вырезами 20 Гц, 60 Гц, ± 0,02 × F

NOTCH

Синфазного 50 Гц Отклонение

150

дБ мин

Для фильтра вырезами 25 Гц, 50 Гц, ± 0,02 × F

NOTCH

Синфазного 60 Гц Отклонение

150

дБ мин

Для фильтра вырезами 20 Гц, 60 Гц, ± 0,02 × F

NOTCH

Синфазное напряжение Диапазон

AGND А. В.

V мин до V макс

AIN для BUF Bit программы установки Регистрация = 0 и REF IN

Абсолютная AIN / REF IN напряжения

AGND - 30 мВ

V мин

AIN для BUF Bit программы установки Регистрация = 0 и REF IN

А. В.

+ 30 мВ

V макс

Абсолютная / синфазного напряжения AIN

AGND + 50 мВ

V мин

BUF Bit программы установки Регистрация = 1

А. В.

- 1,5 V

V макс

AIN DC входной ток

нА макс

AIN выборки емкости

пФ макс

AIN дифференциальных Диапазон напряжения

От 0 до + V

REF

/ GAIN

ном

Однополярный Входной диапазон (B / U Bit программы установки Регистрация = 1)

± V

REF

/ GAIN

ном

Биполярный вход Range (B / U Bit программы установки Регистрация = 0)

AIN входной частоты дискретизации, е

GAIN × F

В CLK

/ 64

Для Прибыль 1 и 2

В CLK

/ 8

Для Прибыль 32 и 128

REF IN (+) - R EF IN (-) напряжение

1,25

V ном

± 1% для указанной эффективности. Функциональные с младшими V

REF

REF при вводе частоты дискретизации, е

В CLK

/ 64

Дискретных входов

Входной ток

± 10

μ макс

Все входы исключением MCLK В

INL

, Входной низкого напряжения

0,8

V макс

INH

, Входной высокого напряжения

2,0

V мин

В MCLK только

INL

, Входной низкого напряжения

0,4

V макс

INH

, Входной высокого напряжения

2,5

V мин

Дискретные выходы (в том числе MCLK OUT)

ПР

, Выход низкого напряжения

0,4

V макс

Для мойки

= 100 μ Кроме MCLK OUT

Огайо

, Выход высокого напряжения

Д. В.

- 0,6

V мин

ИСТОЧНИК

= 100 μ Кроме MCLK OUT

Плавающая Утечка тока в открытом состоянии

± 10

μ макс

Плавающие емкости состояния выхода

пФ тип

Вывод данных кодирования

Двоичный

Однополярный режим

Офсетная двоичных

Биполярный режим

AD7715

AD7715-3-ТЕХНИЧЕСКИЕ

(AV

= 3 V, Д. В.

= 3 V, REF IN (+) = 1,25 V;

REF IN (-) = AGND; е

В CLK

= 2,4576 МГц, если не указано иное. Все технические характеристики T

MIN

MAX

если не указано иное.)

-3 -

REV. C

Page 4

Па

rameter

Версия

Блок

Условия / Комментарии

Калибровки системы

Позитивные полномасштабной калибровки Предельные

(1,05 × V

REF

) / GAIN

V макс

GAIN выбран усиления PGA (1, 2, 32 или 128)

Отрицательные полномасштабной калибровки Предельные

- (1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (1, 2, 32 или 128)

Офсетная калибровки Предельные

- (1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (1, 2, 32 или 128)

Входной Span

0,8 × V

REF

/ GAIN

V мин

GAIN выбран усиления PGA (1, 2, 32 или 128)

(2,1 × V

REF

), Усиление

V макс

GAIN выбран усиления PGA (1, 2, 32 или 128)

Требования к питанию

Поставка напряжение питания

А. В.

Напряжение (AD7715-3)

+3 До 3,6

Для указанной эффективности

А. В.

Напряжение (AD7715-5)

4,75 до 5,25

Для указанной эффективности

Д. В.

Напряжение

+3 До 5,25

Для указанной эффективности

Поставка течений державой

А. В.

Ток

А. В.

= 3,3 В или 5 В. Gain = 1 к 128 (F

В CLK

= 1 МГц) или

Gain = 1 или 2 (F

В CLK

= 2,4576 МГц)

0,27

мА макс

Обычно 0,2 мА. BUF Bit программы установки Регистрация = 0

0,6

мА макс

Обычно 0,4 мА. BUF Bit программы установки Регистрация = 1

А. В.

= 3,3 В или 5 В. Gain = 32 или 128 (F

В CLK

= 2,4576 МГц)

0,5

мА макс

Обычно 0,3 мА. BUF Bit программы установки Регистрация = 0

1,1

мА макс

Обычно 0,8 мА. BUF Bit программы установки Регистрация = 1

Д. В.

Ток

Цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

0,18

мА макс

Обычно 0,15 мА. Д. В.

= 3,3 В. Ф.

В CLK

= 1 МГц

0,4

мА макс

Обычно 0,3 мА. Д. В.

= 5 В. Ф.

В CLK

= 1 МГц

0,5

мА макс

Обычно 0,4 мА. Д. В.

= 3,3 В. Ф.

В CLK

= 2,4576 МГц

0,8

мА макс

Обычно 0,6 мА. Д. В.

= 5 В. Ф.

В CLK

= 2,4576 МГц

Питание Отклонение

См. примечание 19

дБ тип

Нормальный режима Тепловыделение

А. В.

= Д.

= 3,3 В. цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

1,5

мВт макс

BUF Bit = 0. Все Прибыль 1 МГц

2,65

мВт макс

BUF Bit = 1. Все Прибыль 1 МГц

3,3

мВт макс

BUF Bit = 0. Gain = 32 или 128 @ F

В CLK

= 2,4576 МГц

5,3

мВт макс

BUF Bit = 1. Gain = 32 или 128 @ F

В CLK

= 2,4576 МГц

Нормальный режима Тепловыделение

А. В.

= Д.

= +5 В. цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

3,25

мВт макс

BUF Bit = 0. Все Прибыль 1 МГц

мВт макс

BUF Bit = 1. Все Прибыль 1 МГц

6,5

мВт макс

BUF Bit = 0. Gain = 32 или 128 @ F

В CLK

= 2,4576 МГц

9,5

мВт макс

BUF Bit = 1. Gain = 32 или 128 @ F

В CLK

= 2,4576 МГц

Режим ожидания (Power-Down) Текущие

μ макс

Внешние MCLK IN = 0 V или Д.

. Обычно 10 μ А. V

= +5 V

Режим ожидания (Power-Down) Текущие

μ макс

Внешние MCLK IN = 0 V или Д.

. Обычно 5 μ А. V

= 3,3 V

ПРИМЕЧАНИЯ

Диапазон температур следующим образом: Версия -40 ° С до +85 ° C.

Калибровки эффективного преобразования так что эти ошибки будут порядка преобразования шумов, приведенных в табл V к XII. Это относится после калибровки

Температура интересов.

Перекалибровки при любой температуре будет устранить эти ошибки дрейфа.

Позитивные полномасштабной Ошибка включает Zero-Scale ошибок (Однополярный Офсетная Ошибка или биполярное нулевой ошибкой) и относится как к моно-и биполярного входного диапазона.

Полный Дрифт-Scale включает Zero-Scale Дрифт (Однополярный дрейфа нуля или биполярное Zero Drift) и относится как к моно-и биполярного входного диапазона.

Ошибка усиления не включает Zero-Scale ошибок. Этот показатель рассчитывается как полномасштабной ошибки Однополярный Офсетная ошибки при однополярном диапазонов и полномасштабной ошибки Биполярный нулевой ошибкой

биполярного диапазона.

Ошибка усиления Дрифт не включать Однополярный дрейфа ну ля / Биполярные Zero Drift. Это эффективно дрейф части, если нулевым масштабом калибровок только были выполнены.

Эти цифры гарантируется проектирования и / или характеристики.

Этот общий режим Диапазон напряжения, допускается при условии, что входное напряжение на AIN (+) или AIN (-) не выходит более позитивно, чем В.

+ 30 мВ или пойти более отрицатель-

Tive чем AGND - 30 мВ.

Аналоговый диапазон входного напряжения на AIN (+) приводится здесь в связи с напряжением на AIN (-). Абсолютное напряжение на аналоговых входов не должны выходить более поло-

Tive чем А.В.

+ 30 мВ или идти больше негативных, чем AGND - 30 мВ.

REF

= REF IN (+) - REF IN (-).

Эти выходные уровни логика применяется к MCLK только тогда, когда оно загружено в один нагрузки CMOS.

Пример испытания в +25 ° C для обеспечения соблюдения.

После калибровки, если аналоговый вход превышает положительный полном масштабе, конвертер будет выводить все 1S. Если аналоговый вход меньше, чем отрицательных полном масштабе, то устройство будет

вывести все 0s.

Эти калибровки и ограничения применяются при условии абсолютного напряжения на аналоговых входов не превышает А.В.

+ 30 мВ или идти больше негативных, чем AGND -

30 мВ. Компенсированы калибровки ограничение распространяется на обе однополярного нуля и биполярного нуля.

Предполагается, что CLK Bit программы установки регистра установлен в правильное состояние, соответствующего частоте синхронизации.

При использовании кристалла или керамического резонатора через MCLK булавки в качестве источника тактовых для данного устройства, Д. В.

тока и мощности рассеяния зависит от

кристалла или резонатор типа (см. Синхронизация и колебательного контура раздел).

Измеряется в постоянном и применяет в выбранной полосе пропускания. PSRR на 50 Гц будет превышать 120 дБ с вырезами фильтр 25 Гц или 50 Гц. PSRR при частоте 60 Гц будет превышать 120 дБ

с фильтром вырезами 20 Гц или 60 Гц.

PSRR зависит от усиления. Усиление 1: 85 дБ тип; 2 Усиление: 90 дБ тип; Увеличение на 32 и 128: 95 дБ тип.

Если этот сигнал мастер продолжает работать в режиме ожидания, тока в режиме ожидания увеличивается до 50 μ типичным. При использовании кристалла или керамического резонатора через

MCLK булавки в качестве источника тактовых для данного устройства, внутренний генератор продолжает работать в режиме ожидания и рассеиваемая мощность зависит от кристалла или

резонатора типа (см. раздел режиме ожидания).

Технические характеристики могут изменяться без предварительного уведомления.

AD7715-ТЕХНИЧЕСКИЕ

(AV

= V +3 до +5 V, Д. В.

= V +3 до +5 V, REF IN (+) = 1,25 V (AD7715-3) или 2,5 V

(AD7715-5); REF IN (-) = AGND; MCLK IN = 1 МГц до 2,4576 МГц, если не указано иное. Все технические характеристики T

MIN

MAX

если не указано иное.)

-4 -

REV. C

Page 5

AD7715

-5 -

REV. C

Временные характеристики

1, 2

Предельные при Т

MIN

, T

MAX

Параметр

(Версии)

Блок

Условия / Комментарии

CLKIN

3, 4

400

кГц мин

Мастер Тактовая частота: Crystal осциллятор или внешних источников

2,5

МГц, макс

для указанной эффективности

CLK В LO

0,4 × T

В CLK

нс мин

Master Clock входного Низкий времени. т

В CLK

= 1 / F

В CLK

CLK в сфере высоких

0,4 × T

В CLK

нс мин

Master Clock входного High Time

500 × T

В CLK

ном нс

DRDY High Time

100

нс мин

Длительность импульса RESET

Читайте операции

нс мин

DRDY для CS установки времени

120

нс мин

CS Падение край к SCLK Рост время установки пограничного

нс мин

Падение SCLK край к достоверности данных Задержка

нс макс

Д. В.

= +5 V

100

нс макс

Д. В.

= 3,3 V

100

нс мин

Длительность импульса высокого SCLK

100

нс мин

Низкий SCLK Длительность импульса

нс мин

CS Рост край к SCLK Рост Hold время пограничного

нс мин

Автобус отказаться от времени после SCLK переднего фронта

нс макс

Д. В.

= +5 V

100

нс макс

Д. В.

= 3,3 V

100

нс макс

Падение SCLK край к DRDY высокого

Создать операции

120

нс мин

CS Падение край к SCLK Рост время установки пограничного

нс мин

Данные действительны на SCLK Рост время установки пограничного

нс мин

Данные действительны на SCLK Рост Hold время пограничного

100

нс мин

Длительность импульса высокого SCLK

100

нс мин

Низкий SCLK Длительность импульса

нс мин

CS Рост край к SCLK Рост Hold время пограничного

ПРИМЕЧАНИЯ

Пример испытания в +25 ° C для обеспечения соблюдения. Все входные сигналы указаны с TR = ф = 5 нс (10% до 90% от Д.В.

) И приурочен от уровня напряжения 1,6 В.

См. диаграммы 6 и 7.

CLKIN нагрузка диапазоне 45% до 55%. CLKIN должны быть представлены, когда AD7715 не находится в режиме ожидания. Если нет часы в данном конкретном случае,

Устройство можно сделать выше, чем указано текущее и, возможно, стал некалиброванных.

AD7715 является производство испытания с /

CLKIN

на 2,4576 МГц (1 МГц для некоторых я

тесты). Это гарантирует характеристика работать на 400 кГц.

Эти цифры измеряются с цепи нагрузки на рис 1 и определяется как время, необходимое для вывода на крест V

ПР

или V

Огайо

ограничений.

Эти цифры взяты из измеряется время, затраченное на вывод данных изменить 0,5 V при нагрузке схемы на рисунке 1. Измеряется номер

затем экстраполированы, чтобы снять последствия зарядки или выгрузки 50 пФ конденсатор. Это означает, что раз приводил в сроках характеристики

правда автобус отказаться раз части и, как таковые, независимо от внешних емкостей загрузки автобуса.

DRDY возвращает высоким после первого чтения из устройства после выхода обновления. Эти же данные можно прочитать еще раз, если требуется, а DRDY является высоким, хотя уход

следует, что после чтения не происходит недалеко от очередного обновления производства.

Технические характеристики могут изменяться без предварительного уведомления.

ПРОИЗВОДСТВО

PIN

1,6 V

Для мойки

(800 Д. AT

= 5В

100 AT Д.

= 3.3V)

50пФ

ИСТОЧНИК

(200 Д. AT

= 5В

100 AT Д.

= 3.3V)

Рисунок 1. Цепь нагрузки на время доступа и время отказаться от автобусов

(DV

= +3 V на 5,25 V; А.В.

= +3 V на 5,25 V; AGND DGND = = 0 V; е

CLKIN

= 2,4576 МГц;

Входной логики 0 = 0 V, логики 1 = Д.

, Если не указано иное)

Page 6

REV. C

AD7715

-6 -

ЗАКАЗ путешествий

А. В.

Температура

Пакет

Модель

Снабжение

Диапазон

Функции *

AD7715AN-5

5 V

- 40 ° С до +85 ° C

N-16

AD7715AR-5

5 V

-40 ° С до +85 ° C

R-16

AD7715ARU-5

5 V

-40 ° С до +85 ° C

RU-16

AD7715AN-3

3 V

-40 ° С до +85 ° C

N-16

AD7715AR-3

3 V

-40 ° С до +85 ° C

R-16

AD7715ARU-3

3 V

-40 ° С до +85 ° C

RU-16

AD7715AChips-5

5 V

-40 ° С до +85 ° C

Умереть

AD7715AChips-3

3 V

-40 ° С до +85 ° C

Умереть

EVAL-AD7715-5EB

5 V

Evaluation Board

EVAL-AD7715-3EB

3 V

Evaluation Board

* N = пластиковый DIP; R = RU = SOIC TSSOP.

Максимальная нагрузка ABSOLUTE *

= +25 ° C, если не указано иное)

А. В.

в AGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

А. В.

в DGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

А. В.

Д. В.

. . . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

Д. В.

в AGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

Д. В.

в DGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

DGND к AGND. . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

Analog Входное напряжение AGND. . . . . -0,3 V А. В.

+ 0,3 V

Рег Входное напряжение AGND. . . -0,3 V А. В.

+ 0,3 V

Цифровые Входное напряжение DGND. . . . . -0,3 V Д. В.

+ 0,3 V

Цифровой выход напряжения в DGND. . . . -0,3 V Д. В.

+ 0,3 V

Диапазон рабочих температур

Коммерческая (версия). . . . . . . . . . . . . . . -40 ° С до +85 ° C

Диапазон температуры хранения. . . . . . . . . . . . . -65 ° С до +150 ° C

Температура перехода. . . . . . . . . . . . . . . . . . . . . . . . . +150 ° C

Пластиковый пакет DIP, рассеиваемой мощности. . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . 105 ° C / W

Ведущие Температура, (пайка, 10 сек). . . . . . . . . . +260 ° C

SOIC пакет, рассеиваемой мощности. . . . . . . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . . 75 ° C / W

Ведущие Температура пайки

Паровой фазы (60 сек). . . . . . . . . . . . . . . . . . . . . . +215 ° C

Инфракрасные (15 сек). . . . . . . . . . . . . . . . . . . . . . . . . . +220 ° C

TSSOP пакет, рассеиваемой мощности. . . . . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . 128 ° C / W

Ведущие Температура пайки

Паровой фазы (60 сек). . . . . . . . . . . . . . . . . . . . . . +215 ° C

Инфракрасные (15 сек). . . . . . . . . . . . . . . . . . . . . . . . . . +220 ° C

Тепловыделение (Любой пакет) до +75 ° C. . . . . . . . 450 мВт

Рейтинг ОУР. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .> 4000 V

* Подчеркивает выше перечисленных при абсолютной Оценки Максимальная может привести к вечной

Нент к повреждению устройства. Это стресс рейтинг только; Функциональные возможности

устройство на таких или любых других указанных выше условий, указанных в оперативной

разделе данной спецификации не подразумевается. Воздействие абсолютной максимально допустимая

условиях в течение длительного периода может повлиять на устройство надежности.

Конфигурация ПИН

DIP, SOIC и TSSOP

TOP VIEW

(Не в масштабе)

AD7715

SCLK

Даут

DIN

Д. В.

DGND

В MCLK

MCLK OUT

REF IN (+)

AGND

DRDY

RESET

А. В.

AIN (+)

AIN (-)

REF IN (-)

Page 7

AD7715

-7 -

REV. C

PIN Описание функций

Номер штырька

Мнемонический

Функция

SCLK

Серийный часы. Логика ввода. Внешние часы серийного применяется к этому входу для доступа к последовательным данным

AD7715. Этот серийный часы могут быть непрерывной часы все данные передаются в непрерывном

Поезд импульсов. Кроме того, она может быть разрывной часы информации, передаваемых

Тед на AD7715 в небольших партий данных.

В MCLK

Master Clock сигнал для данного устройства. Это могут быть предоставлены в форме кристалла / резонатора или внеш-

NAL часов. Кристалл / резонатора может быть связан через MCLK В MCLK булавки и OUT. Alterna-

ветственно, MCLK В контактный можно управлять с CMOS-совместимые часы и MCLK налево

связаны между собой. Часть определяется с тактовой частоты входного как 1 МГц и 2,4576 МГц.

MCLK OUT

Когда хозяин часы для устройства кристалл / резонатора, кристалл / резонатора быть подключен-

между MCLK В MCLK и OUT. Если сигнал не применяется к MCLK И.Н., MCLK OUT

дает обратный сигнал времени. Эти часы могут быть использованы для предоставления часы источником внешнего

схемы.

Выберите Chip. Активный низкий входной логики используется для выбора AD7715. При этом ввод жестко низким,

AD7715 может работать в трех-проводной интерфейс режиме с SCLK, DIN и Даут используется для меж-

лицом к устройству. CS могут быть использованы для выбора устройства в системах с более чем одним устройством

последовательная шина или сигнала синхронизации кадра в общении с AD7715.

RESET

Логика ввода. Активный низкий вход, который сбрасывает логика управления, интерфейс логики, калибровочные коэффициенты,

цифровой и аналоговый фильтр модулятора части к власти в отношении статуса.

А. В.

Analog Позитивные Напряжение питания 3,3 V номинальной (AD7715-3) или +5 V номинальной (AD7715-5).

AIN (+)

Аналогового ввода. Позитивные ввода программируемых дифференциального усиления аналогового ввода с AD7715.

AIN (-)

Аналогового ввода. Отрицательные ввода программируемых дифференциального усиления аналогового ввода с AD7715.

REF IN (+)

Номер входа. Позитивные ввода исходных дифференциальных ссылка AD7715. Ссылка

вход дифференциального при условии, что REF IN (+) должен быть больше REF IN (-).

REF IN (+) может находиться в любом месте между А.В.

и AGND.

REF IN (-)

Номер входа. Отрицательный вход ввода ссылки дифференциальных AD7715. REF IN (-)

может лежать где-то между А. В.

и AGND условии REF IN (+) больше REF IN (-).

AGND

Граунд точкой отсчета для аналоговых схем. Для корректной работы AD7715, нет напряжения на

любые другие контакты должны идти более 30 мВ отрицательным по отношению к AGND.

DRDY

Логика вывода. Логика низко на этот вывод означает, что новое слово выходе можно получить

AD7715 регистровых данных. Контактный DRDY вернется высоким после завершения операции чтения полного

выходного слова. При отсутствии данных читать произошло между выпуском обновления, линия DRDY вернется

высокими для 500 × T

В CLK

циклов до следующего обновления производства. Хотя DRDY высока, операция чтения

Не следует пытаться или в процессе, чтобы избежать чтения данных зарегистрированы в это время обновляется.

Линии DRDY вернется снова, когда низкие обновление произошло. DRDY также используется для Инди-

Кейт, когда AD7715 завершила на чипе калибровки последовательности.

Даут

Серийный порт данных с последовательной передачи данных, которые считываются с регистр сдвига с выходом на части. Этот выход

регистр сдвига может содержать информацию по установке регистр, регистр или сообщений данных регистра-

тер в зависимости от выбора регистра бит связи Регистра.

DIN

Serial Data вход с последовательной передачи данных, записываемых в регистр сдвига вход на части. Данные этого

регистр сдвига ввода переносится в регистр установки или сообщения, зарегистрироваться в зависимости от

Зарегистрироваться выбора битов регистра связи.

Д. В.

Цифровые Напряжение питания, 3,3 В или +5 V номинала.

DGND

Граунд точкой отсчета для цифровых схем.

Page 8

REV. C

AD7715

-8 -

ТЕРМИНОЛОГИЯ

Интегральная нелинейность

Это максимальное отклонение от какой-либо код с прямой

, проходящей через конечные точки передаточной функции. Конечного

точки передачи функции Zero-Scale (не путать

с биполярным Zero), пункт 0,5 LSB ниже первого перехода код

(000... 000 до 000... 001) и полномасштабная точка 0,5 LSB

выше последнего перехода код (111... 110 до 111... 111).

ошибка, выраженная в процентах от полной шкалы.

Позитивные полномасштабной ошибке

Позитивные полномасштабной Ошибка отклонения последний код перехода

Тион (111... 110 до 111... 111) от идеала AIN (+) напряжения

(AIN (-) + V

REF

/ GAIN -3 / 2 LSBs). Это относится как к однополярному

и биполярных аналоговых входных диапазонов.

Однополярный Офсетная ошибке

Однополярный Офсетная Ошибка отклонения первого перехода код

от идеала AIN (+) напряжения (AIN (-) + 0,5 LSB), когда оператор-

ся в этом однополярном режиме.

Биполярное нулевой ошибкой

Это отклонение midscale перехода (0111... 111

1000. . . 000) от идеала AIN (+) напряжения (AIN (-)

- 0,5 LSB), при работе в биполярном режиме.

Ошибка усиления

Эта мера пролета ошибка АЦП. Она включает в себя полный

погрешностей, но не нулевой погрешностей. Для однополярного входного диапазона

Она определяется как (полный ошибка масштаба однополярного компенсировать ошибки), а для

биполярный вход диапазонах определяется как (полномасштабного ошибок биполярного нуля

ошибка).

Биполярное Отрицательные полномасштабной Ошибка

Это отклонение первого перехода код от идеальной

AIN (+) напряжения (AIN (-) - V

REF

/ GAIN + 0,5 LSB), когда оператор-

ся в этом биполярном режиме.

Позитивные полномасштабной Overrange

Позитивные полномасштабной overrange это сумма накладных доступных

для обработки входных напряжений на AIN (+) вход больше AIN (-) +

REF

/ Прибыль (например, шум или пиков перенапряжения в связи с

Система усиления ошибки при калибровке процедур системы) без интро-

ducing ошибки из-за перегрузки аналогового модулятора или по-

течет цифрового фильтра.

Отрицательные полномасштабной Overrange

Это сумма накладных расходов доступных для обработки напряжения на

AIN (+) ниже AIN (-)-V

REF

/ GAIN без перегрузки

аналоговым модулятором или переполнены цифрового фильтра. Обратите внимание, что

аналоговый вход будет принимать отрицательных пиков напряжения даже в уни-

полярных режима при условии, что AIN (+) больше AIN (-) и

больше AGND - 30 мВ.

Офсетная Диапазон калибровки

В режимах калибровки системы, AD7715 калибрует его

смещение по отношению к аналоговому входу. Компенсированы калибровки

Спецификация определяет диапазон диапазон напряжений, что

AD7715 может принять и по-прежнему откалибровать смещение точно.

Полная шкала калибровки Диапазон

Это диапазон напряжений, что AD7715 может принять в

Система режим калибровки и до сих пор калибровки полномасштабного правильно.

Входной Span

В калибровки схемы системы, два напряжения в последовательности

к аналоговому входу в AD7715 определить диапазон аналогового ввода.

Охватывают спецификации ввода определяет минимальный и макси-

мама входного напряжения от нуля до полной шкалы, которые могут AD7715

принять и еще калибровки усиления точно.

ON-CHIP РЕГИСТРОВ

Часть содержит четыре на чипе регистров, которые могут быть доступны через последовательный порт на части. Первым из них является Коммуникации-

Регистрация tions, которая решает следующие операции чтения или записи операции, а также постановляет, которые регистрируют ни читать, ни писать

операции доступа. Все коммуникации на участие должно начинаться с операции записи в регистр связи. После включения-

или RESET, устройство ожидает написать ее связь Регистра. Данные, записываемые в этот регистр определяет, будет ли

Следующая � �перация в части писать или читать эксплуатации, а также определяет, в какой зарегистрировать этот операции считывания или записи происходит.

Таким образом, доступ на запись к любому из других регистров на части начинается с операцию записи в регистре связи сле-

дует писать выбранный регистр. Операции чтения из любого зарегистрироваться на участие (в том числе по вопросам коммуникации самого Регистра

и выходной регистр данных) начинается с операцию записи в связи Регистрация следуют операции чтения из

выбранных зарегистрироваться. Связь регистра и контроля в режиме ожидания и операционная прибыль в части. Статус DRDY

также можно получить, чтение из регистра связи. Второй регистр установки Регистрация который определяет калибровки

режимов, фильтр отбора и биполярная / однополярного операции. Третий регистр данных регистра, из которых выходных данных

части к ним. Окончательный регистр испытаний Регистрация, доступ к которому при тестировании устройств. Желательно, чтобы пользователь не

Попытка получить доступ или изменить содержание теста зарегистрироваться как это может привести к неопределенным работы устройства. Регистров

обсуждается более подробно в следующих разделах.

Page 9

AD7715

-9 -

REV. C

Связь Регистрация (RS1, RS0 = 0, 0)

Связь Регистра восемь-битный регистр данных, из которых можно читать или которым данные могут быть записаны. Все ком-

коммуникаций на участие должно начинаться с операции записи в регистр связи. Данные, записанные на связь

Регистрация определяет, будет ли следующая операция чтения или записи операции и которые регистрируют этой операции имеет место. После того,

последующие операции считывания или записи в выбранный регистр будет завершена, интерфейс возвращает туда, где он ожидает операцию записи

Связь Регистра. Это состояние по умолчанию в интерфейсе, а также о включении питания или после RESET, AD7715 в этом

состояние по умолчанию ждет операцию записи в регистре связи. В ситуациях, когда границы последовательности теряется, если

операции записи на устройство достаточно длительный период (содержащий по меньшей мере 32 серийный тактов) происходит с высокой DIN, AD7715

возвращается к этому состоянию по умолчанию. Таблица I излагаются бит для обоз начения связи Регистра.

Таблица I. связь Регистрация

0/DRDY

ZERO

RS1

RS0

R / W

ОЖИДАН

0 / DRDY

Для операции записи 0 должны быть написаны в этот бит, чтобы написать операции по связи Reg-

Истр на самом деле происходит. Если 1 записывается в этот бит, не приведет часы на последующие биты регистра-

тер. Он будет оставаться на этом месте, пока бит 0 записывается в этот бит. После 0 записывается в этот бит, следующий 7 бит

будут загружены в связи Регистра. Для операции чтения, этот бит обеспечивает статус

DRDY флаг со стороны. Состояние этого бита же, как и контактный выход DRDY.

ZERO

Для операции записи 0 должны быть написаны в этот бит для правильной работы части. Неспособность сделать это будет

в результате неопределенных работы устройства. Для операции чтения, 0 будет прочитан назад от этого бита месте.

RS1-RS0

Выбор биты регистра. Эти биты выбора которой один из четырех на чипе регистров следующем читать, ни писать оперы-

Тион происходит как показано в Таблице II вместе с размером регистра. Когда ни читать, ни писать, чтобы выбранный регистра-

тер будет завершена, часть возвращается туда, где она ждет операцию записи в регистре связи.

Она не остается в государстве, где он будет продолжать доступ к выбранному зарегистрироваться.

R / W

Считывание / запись Выбрать. Этот бит выбирает ли следующие операции чтения или записи операции в выбранной

зарегистрироваться. 0 указывает, написать цикл следующей операции в соответствующий реестр, а 1 указывает на читать

операции из соответствующего реестра.

Таблица II. Регистрация Выбор

RS1

RS0

Регистр

Регистрация Размер

Связь Регистрация

8 бит

Установка Регистрация

8 бит

Регистрация испытаний

8 бит

Регистр данных

16 бит

ОЖИДАН

Ожидания. Дать 1 в этот бит ставит участие в его ожидания или ждущий режим. В этом режиме часть

потребляет лишь 10 μ электроснабжения тока. Часть сохраняет свою калибровки и контроля информации слово

в режиме ожидания. Дать 0 в этот бит мест участие в нормальный режим работы. Значение по умолчанию

за этот бит после включения питания или сброса 0.

Настройка усиления

128

Page 10

REV. C

AD7715

-10 -

Установка регистра (RS1, RS0 = 0, 1); Включение / Сброс Статус: 28 Hex

Установка регистра восемь-битный регистр данных, из которых можно читать или которым данные могут быть записаны. Этот регистр управления

установка которых это устройство для работы в таких, как режим калибровки норму, однополярный / биполярного операции и т.д. В Таблице III из-

линий бит для обозначения установки регистра.

Таблица III. Установка Регистрация

MD1 md0 CLK FS1 fs0 B / U BUF FSYNC

MD1

Md0

Рабочий режим

Нормальный режим, это нормальный режим работы устройства котором устройство выполняет нормальный

переходов. Это значение по умолчанию состояние этих битов после включения питания или RESET.

Self-калибровки, это активизирует самокалибровки на части. Это один шаг последовательности калибровки и когда

завершить часть возвращается в нормальный режим с MD1 и md0 вернуться в 0, 0. Выход DRDY или бит

идет высоко, когда калибровка является инициатором и возвращает низким, когда это самокалибровки, является полной и новый действующий

Слово предоставляется в регистр данных. Нулю масштаба калибровка производится в выбранной получить по вопросу о внутренне

короткое (обнуляется) входами и полномасштабной калибровка производится в выбранной прибыль от внутренних

генерируется V

REF

/ Избранные Gain.

Zero-Scale системы калибровки, это активизирует нулю масштаба калибровки системы на части. Калибровка за

образующихся при выбранной прибыль от входного напряжения при условии на аналоговый вход в этот калибровки последовательности.

Это входное напряжение должно оставаться стабильным в течение всего срока калибровки. Выход DRDY или бит идет

высоким, когда калибровка является инициатором и возвращает низким, когда это нулевой калибровки масштаба, является полной и новый действующий

Слово предоставляется в регистр данных. В конце калибровки, часть возвращается в нормальный режим с

MD1 и md0 вернуться в 0, 0.

Полномасштабной системы калибровки, это активизирует полномасштабной системы калибровки со стороны. Калибровка за

Это входное напряжение должно оставаться стабильным в течение всего срока калибровки. И снова выходной или DRDY

бит идет высоко, когда калибровка является инициатором и возвращает низким, когда это полномасштабная калибровки, является полной и

новые верное слово имеется в регистр данных. В конце калибровки, часть возвращается в нормальный режим

Режим с MD1 и md0 вернуться в 0, 0.

CLK

Часы Bit. Этот бит должен быть установлен в соответствии с рабочей частотой AD7715. Если устройство

Тактовая частота мастер 2,4576 МГц, то этот бит должен быть установлен на 1. Если устройство имеет тактового генератора

на частоте 1 МГц, то этот бит должен быть установлен на 0. Этот бит устанавливает правильное токов масштабирования для заданного

master clock and also chooses (along with FS1 and FS0) the output update rate for the device. If this bit is

not set correctly for the master clock frequency of the device, then the device may not operate to specifica-

Тион. The default value for this bit after power-on or RESET is 1.

FS1, FS0

Filter Selection Bits. Along with the CLK bit, FS1 and FS0 determine the output update rate, filter first

notch and –3 dB frequency as outlined in Table IV. The on-chip digital filter provides a Sinc

(or (Sinx/x)

)

filter response. In association with the gain selection, it also determines the output noise (and hence the

resolution) of the device. Changing the filter notch frequency, as well as the selected gain, impacts resolution.

Tables V through XII show the effect of the filter notch frequency and gain on the output noise and effective

resolution of the part. The output data rate (or effective conversion time) for the device is equal to the fre-

quency selected for the first notch of the filter. For example, if the first notch of the filter is selected at 50 Hz

then a new word is available at a 50 Hz rate or every 20 ms. If the first notch is at 500 Hz, a new word is

available every 2 ms. The default value for these bits is 1, 0.

The settling-time of the filter to a full-scale step input change is worst case 4 × 1/(output data rate). Для

example, with the first filter notch at 50 Hz, the settling time of the filter to a full-scale step input change is

80 ms max. If the first notch is at 500 Hz, the settling time of the filter to a full-scale input step is 8 ms max.

This settling-time can be reduced to 3 × 1/(output data rate) by synchronizing the step input change to a

reset of the digital filter. In other words, if the step input takes place with the FSYNC bit high, the settling-

time time will be 3 × 1/(output data rate) from when FSYNC returns low.

The –3 dB frequency is determined by the programmed first notch frequency according to the relationship:

filter –3 dB frequency = 0.262 × filter first notch frequency.

Page 11

AD7715

–11–

REV. C

Таблица IV. Output Update Rates

CLK*

FS1

FS0

Output Update Rate

–3 dB Filter Cutoff

20 Гц

5.24 Hz

25 Hz

6.55 Hz

100 Гц

26.2 Hz

200 Гц

52.4 Hz

50 Гц

13.1 Hz

60 Гц

15.7 Hz

Default Status

250 Гц

65.5 Hz

500 Гц

131 Hz

*Assumes correct clock frequency at MCLK IN pin

B /U

Bipolar/Unipolar Operation. A 0 in this bit selects Bipolar Operation. This is the default (Power-On or

RESET ) status of this bit. A 1 in this bit selects unipolar operation.

BUF

Buffer Control. With this bit low, the on-chip buffer on the analog input is shorted out. With the buffer

shorted out, the current flowing in the AV

line is reduced to 250 µ A (all gains at f

CLK IN

= 1 MHz and gain

of 1 or 2 at f

CLK IN

= 2.4576 MHz) or 500 µ A (gains of 32 and 128 @ f

CLK IN

= 2.4576 MHz) and the output

noise from the part is at its lowest. When this bit is high, the on-chip buffer is in series with the analog input

allowing the input to handle higher source impedances.

FSYNC

Filter Synchronization. When this bit is high, the nodes of the digital filter, the filter control logic and the

calibration control logic are held in a reset state and the analog modulator is also held in its reset state. Когда

this bit goes low, the modulator and filter start to process data and a valid word is available in 3 × 1/(output

update rate), ie, the settling-time of the filter. This FSYNC bit does not affect the digital interface and does

not reset the DRDY output if it is low.

Test Register (RS1, RS0 = 1, 0)

The part contains a Test Register which is used in testing the device. The user is advised not to change the statu s of any of the

bits in this register from the default (Power-On or RESET) status of all 0s as the part will be placed in one of its test modes and

will not operate correctly. If the part enters one of its test modes, exercising RESET will exit the part from the mode. An alterna-

tive scheme for getting the part out of one of its test modes, is to reset the interface by writing 32 successive 1s to the part and

then load all 0s to the Test Register.

Data Register (RS1, RS0 = 1, 1)

The Data Register on the part is a read-only 16-bit register which contains the most up-to-date conversion result from the

AD7715. If the Communications Register data sets up the part for a write operation to this register, a write operation must actu-

ally take place to return the part to where it is expecting a write operation to the Communications Register (the default state of

the interface). However, the 16 bits of data written to the part will be ignored by the AD7715.

Page 12

REV. C

AD7715

-12 -

OUTPUT NOISE

AD7715-5

Table V shows the AD7715-5 output rms noise for the selectable notch and –3 dB frequencies for the part, as selected by FS1 and

FS0 of the Setup Register. The numbers given are for the bipolar input ranges with a V

REF

of +2.5 V. These numbers are typical

and are generated at a differential analog input voltage of 0 V with the part used in unbuffered mode (BUF bit of the Setup Register

= 0). Table VI meanwhile shows the output peak-to-peak noise for the selectable notch and –3 dB frequencies for the part. It is im-

portant to note that these numbers represent the resolution for which there will be no code flicker. They are not calculated based on rms noise but

on peak-to-peak noise . The numbers given are for the bipolar input ranges with a V

REF

of +2.5 V and for the BUF bit of the Setup

Register = 0. These numbers are typical, are generated at an analog input voltage of 0 V and are rounded to the nearest LSB.

Meanwhile, Table VII and Table VIII show rms noise and peak-to-peak resolution respectively with the AD7715-5 operating under

the same conditions as above except that now the part is operating in buffered mode (BUF Bit of the Setup Register = 1).

Table V. Output RMS Noise vs. Gain and Output Update Rate for AD7715-5 (Unbuffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Output RMS Noise in V

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

3,8

1,9

0,6

0,52

60 Гц

25 Hz

15.72 Hz

6.55 Hz

4,8

2,4

0,6

0,62

250 Гц

100 Гц

65.5 Hz

26.2 Hz

103

3,0

1,6

500 Гц

200 Гц

131 Hz

52.4 Hz

530

250

5,5

Таблица VI. Peak-to-Peak Resolution vs. Gain and Output Update Rate for AD7715-5 (Unbuffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Peak-to-Peak Resolution in Bits

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

60 Гц

25 Hz

15.72 Hz

6.55 Hz

250 Гц

100 Гц

65.5 Hz

26.2 Hz

500 Гц

200 Гц

131 Hz

52.4 Hz

Таблица VII. Output RMS Noise vs. Gain and Output Update Rate for AD7715-5 (Buffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Output RMS Noise in V

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

4,3

2,2

0,9

60 Гц

25 Hz

15.72 Hz

6.55 Hz

5,1

3,1

1,0

250 Гц

100 Гц

65.5 Hz

26.2 Hz

103

3,9

2,1

500 Гц

200 Гц

131 Hz

52.4 Hz

550

280

Таблица VIII. Peak-to-Peak Resolution vs. Gain and Output Update Rate for AD7715-5 (Buffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Peak-to-Peak Resolution in Bits

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

60 Гц

25 Hz

15.72 Hz

6.55 Hz

250 Гц

100 Гц

65.5 Hz

26.2 Hz

500 Гц

200 Гц

131 Hz

52.4 Hz

Page 13

AD7715

–13–

REV. C

AD7715-3

Table IX shows the AD7715-3 output rms noise for the selectable notch and –3 dB frequencies for the part, as selected by FS1 and

FS0 of the Setup Register. The numbers given are for the bipolar input ranges with a V

REF

of +1.25 V. These numbers are typical

and are generated at an analog input voltage of 0 V with the part used in unbuffered mode (BUF bit of the Setup Register = 0).

Table X meanwhile shows the output peak-to-peak noise for the selectable notch and –3 dB frequencies for the part. It is important to

note that these numbers represent the resolution for which there will be no code flicker. They are not calculated based on rms noise but on peak-

to-peak noise . The numbers given are for the bipolar input ranges with a V

REF

of +1.25 V and for the BUF bit of the Setup Register =

0. These numbers are typical, are generated at an analog input voltage of 0 V and are rounded to the nearest LSB.

Meanwhile, Table XI and Table XII show rms noise and peak-to-peak resolution respectively with the AD7715-3 operating under

the same conditions as above except that now the part is operating in buffered mode (BUF Bit of the Setup Register = 1).

Таблица IX. Output RMS Noise vs. Gain and Output Update Rate for AD7715-3 (Unbuffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Output RMS Noise in V

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

3,0

1,7

0,7

0,65

60 Гц

25 Hz

15.72 Hz

6.55 Hz

3,4

2,1

0,7

250 Гц

100 Гц

65.5 Hz

26.2 Hz

2,2

1,6

500 Гц

200 Гц

131 Hz

52.4 Hz

270

135

9,7

3,3

Table X. Peak-to-Peak Resolution vs. Gain and Output Update Rate for AD7715-3 (Unbuffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Peak-to-Peak Resolution in Bits

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

60 Гц

25 Hz

15.72 Hz

6.55 Hz

250 Гц

100 Гц

65.5 Hz

26.2 Hz

500 Гц

200 Гц

131 Hz

52.4 Hz

Таблица XI. Output RMS Noise vs. Gain and Output Update Rate for AD7715-3 (Buffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Output RMS Noise in V

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

4,5

2,4

0,9

60 Гц

25 Hz

15.72 Hz

6.55 Hz

5,1

2,9

0,9

1,0

250 Гц

100 Гц

65.5 Hz

26.2 Hz

2,6

500 Гц

200 Гц

131 Hz

52.4 Hz

270

135

9,7

3,3

Таблица XII. Peak-to-Peak Resolution vs. Gain and Output Update Rate for AD7715-3 (Buffered Mode)

Filter First Notch & O/P Data Rate

–3 dB Frequency

Typical Peak-to-Peak Resolution in Bits

MCLK IN =

2.4576 MHz

1 МГц

2.4576 MHz

1 МГц

GAIN = 1

GAIN = 2

GAIN = 32

GAIN = 128

50 Гц

20 Гц

13.1 Hz

5.24 Hz

60 Гц

25 Hz

15.72 Hz

6.55 Hz

250 Гц

100 Гц

65.5 Hz

26.2 Hz

500 Гц

200 Гц

131 Hz

52.4 Hz

Page 14

REV. C

AD7715

-14 -

CALIBRATION SEQUENCES

The AD7715 contains a number of calibration options as outlined previously. Table XIII summarizes the calibration types, the op-

erations involved and the duration of the operations. There are two methods of determining the end of calibration. Во-первых,

monitor when DRDY returns low at the end of the sequence. DRDY not only indicates when the sequence is complete but also that

the part has a valid new sample in its data register. This valid new sample is the result of a normal conversion which follows the cali-

bration sequence. The second method of determining when calibration is complete is to monitor the MD1 and MD0 bits of the

Setup Register. When these bits return to 0, 0 following a calibration command, it indicates that the calibration sequence is com-

plete. This method does not give any indication of there being a valid new result in the data register. However, it gives an earlier

indication than DRDY that calibration is complete. The duration to when the Mode Bits (MD1 and MD0) return to 0, 0 represents

the duration of the calibration carried out. The sequence to when DRDY goes low also includes a normal conversion and a pipeline

delay, t

, to correctly scale the results of this first conversion. т

will never exceed 2000 × t

CLK IN

. The time for both methods is given

в таблице.

Table XIII. Calibration Sequences

Calibration Type

MD1, MD0 Calibration Sequence

Duration to Mode Bits Duration to DRDY

Self Calibration

0, 1

Internal ZS Cal @ Selected Gain +

6 × 1/Output Rate

9 × 1/Output Rate + t

Internal FS Cal @ Selected Gain

ZS System Calibration

1, 0

ZS Cal on AIN @ Selected Gain

3 × 1/Output Rate

4 × 1/Output Rate + t

FS System Calibration

1, 1

FS Cal on AIN @ Selected Gain

3 × 1/Output Rate

4 × 1/Output Rate + t

Описание схемы

The AD7715 is a sigma-delta A/D converter with on-chip digital

filtering, intended for the measurement of wide dynamic range,

low frequency signals such as those in industrial control or pro-

cess control applications. It contains a sigma-delta (or charge-

balancing) ADC, a calibration microcontroller with on-chip

static RAM, a clock oscillator, a digital filter and a bidirectional

serial communications port. The part consumes only 450 µ A of

power supply current, making it ideal for battery-powered or

loop-powered instruments. The part comes in two versions, the

AD7715-5 which is specified for operation from a nominal

+5 V analog supply (AV

) and the AD7715-3 which is speci-

fied for operation from a nominal +3.3 V analog supply. Оба

versions can be operated with a digital supply (DV

) voltage of

+3.3 V or +5 V.

The part contains a programmable-gain fully differential analog

input channel. The selectable gains on this input are 1, 2, 32

and 128 allowing the part to accept unipolar signals of between

0 mV to +20 mV and 0 V to +2.5 V or bipolar signals in the

range from ± 20 mV to ± 2.5 V when the reference input voltage

equals +2.5 V. With a reference voltage of +1.25 V, the input

ranges are from 0 mV to +10 mV to 0 V to +1.25 V in unipolar

mode and from ± 10 mV to ± 1.25 V in bipolar mode. Обратите внимание, что

the bipolar ranges are with respect to AIN(–) and not with re-

spect to AGND.

The input signal to the analog input is continuously sampled at

a rate determined by the frequency of the master clock,

MCLK IN, and the selected gain. A charge-balancing A/D

converter (sigma-delta modulator) converts the sampled signal

into a digital pulse train whose duty cycle contains the digital

информации. The programmable gain function on the analog

input is also incorporated in this sigma-delta modulator with the

input sampling frequency being modified to give the higher

прибыли. A sinc

digital low-pass filter processes the output of the

sigma-delta modulator and updates the output register at a rate

determined by the first notch frequency of this filter. Из-

put data can be read from the serial port randomly or periodi-

cally at any rate up to the output register update rate. Первый

notch of this digital filter (and hence its –3 dB frequency) can be

programmed via the Setup Register bits FS0 and FS1. С

master clock frequency of 2.4576 MHz, the programmable

range for this first notch frequency is from 50 Hz to 500 Hz

giving a programmable range for the –3 dB frequency of

13.1 Hz to 131 Hz. With a master clock frequency of 1 MHz,

the programmable range for this first notch frequency is from

20 Hz to 200 Hz giving a programmable range for the –3 dB

frequency of 5.24 Hz to 52.4 Hz.

The basic connection diagram for the AD7715-5 is shown in

Рисунок 2. This shows both the AV

and DV

pins of the

AD7715 being driven from the analog +5 V suppl y. Некоторые

applications will have AV

and DV

driven from separate

снабжения. An AD780, precision +2.5 V reference, provides the

reference source for the part. On the digital side, the part is

configured for three-wire operation with CS tied to DGND.

quartz crystal or ceramic resonator provides the master clock

source for the part. In most cases, it will be necessary to connect

capacitors on the crystal or resonator to ensure that it does

not oscillate at overtones of its fundamental operating fre-

частоты. The values of capacitors will vary depending on the

manufacturer's specifications.

Page 15

AD7715

-15 -

REV. C

SAMP

must be charged through R

and through any external

source impedances every input sample cycle. Таким образом, в

unbuffered mode, source impedances mean a longer charge time

для C

SAMP

, and this may result in gain errors on the part. Стол

XIV shows the allowable external resistance/capacitance values,

for unbuffered mode, such that no gain error to the 16-bit level

is introduced on the part. Note that these capacitances are total

capacitances on the analog input, external capacitance plus

10 pF capacitance from the pins and lead frame of the device.

Table XIV. External R, C Combination for No 16-Bit Gain

Error (Unbuffered Mode Only)

Прибыль

External Capacitance (pF)

100

500

1000

5000

152 k Ω 53.9 k Ω 31.4 k Ω 8.4 k Ω 4.76 k Ω 1.36 k Ω

75.1 k Ω 26.6 k Ω 15.4 k Ω 4.14 k Ω 2.36 k Ω 670 Ω

16.7 k Ω 5.95 k Ω 3.46 k Ω 924 Ω 526 Ω

150 Ω

128

16.7 k Ω 5.95 k Ω 3.46 k Ω 924 Ω 526 Ω

150 Ω

In buffered mode, the analog inputs look into the high imped-

ance inputs stage of the on-chip buffer amplifier . C

SAMP

является

charged via this buffer amplifier such that source impedances do

not affect the charging of C

SAMP

. This buffer amplifier has an

offset leakage current of 1 nA. In this buffered mode, large

source impedances result in a small dc offset voltage developed

across the source impedance but not in a gain error.

Входные частоты дискретизации

The modulator sample frequency for the AD7715 remains at

CLK IN

/128 (19.2 kHz @ f

CLK IN

= 2.4576 MHz) regardless of

the selected gain. However, gains greater than 1 are achieved by

a combination of multiple input samples per modulator cycle

and a scaling of the ratio of reference capacitor to input capaci-

Tor. As a result of the multiple sampling, the input sample rate

of the device varies with the selected gain (see Table XV). В

buffered mode, the input is buffered before the input sampling

Table XV. Input Sampling Frequency vs. Gain

Прибыль

Input Sampling Freq (f

)

CLK IN

/64 (38.4 kHz @ f

CLK IN

= 2.4576 MHz)

2 × f

CLK IN

/64 (76.8 kHz @ f

CLK IN

= 2.4576 MHz)

8 × f

CLK IN

/64 (307.2 kHz @ f

CLK IN

= 2.4576 MHz)

128

8 × f

CLK IN

/64 (307.2 kHz @ f

CLK IN

= 2.4576 MHz)

конденсатора. In unbuffered mode, where the analog input looks

directly into the sampling capacitor, the effective input imped-

ance is 1/C

SAMP

× F

где С

SAMP

is the input sampling capaci-

tance and f

is the input sample rate.

Bipolar/Unipolar Inputs

The analog input on the AD7715 can accept either unipolar or

bipolar input voltage ranges. Bipolar input ranges do not imply

that the part can handle negative voltages on its analog input

since the analog input cannot go more negative than –30 mV to

ensure correct operation of the part. The input channel is fully

дифференциала. As a result, the voltage to which the unipolar and

bipolar signals on the AIN(+) input are referenced is the voltage

on the respective AIN(–) input. For example, if AIN(–) is

+2.5 V and the AD7715 is configured for unipolar operation

SCLK

MCLK IN

DGND

Д. В.

MCLK OUT

DIN

Даут

AGND

AIN(+)

AIN(–)

REF IN(+)

REF IN(–)

А. В.

AD7715

0,1 F

ANALOG

ЗЕМЛЕ

ДИФФЕРЕНЦИАЛЬНЫЙ

ANALOG INPUT

DIGITAL

ЗЕМЛЕ

0,1 F

10 F

OUT

GND

AD780

ANALOG

+5V SUPPLY

DATA READY

RECEIVE (READ)

SERIAL DATA

SERIAL CLOCK

CRYSTAL OR

CERAMIC

РЕЗОНАТОРА

+5V

0,1 F

10 F

ANALOG

+5V SUPPLY

RESET

DRDY

Рисунок 2. AD7715-5 Basic Connection Diagram

ANALOG INPUT

Analog Input Ranges

The AD7715 contains a differential analog input pair AIN(+)

and AIN(–). This input pair provides a programmable-gain,

differential input channel which can handle either unipolar or

биполярных входных сигналов. It should be noted that the bipolar input

signals are referenced to the respective AIN(–) input of the

input pair.

In unbuffered mode, the common-mode range of the input is

from AGND to AV

provided that the absolute value of the

analog input voltage lies between AGND – 30 mV and

А. В.

+ 30 mV. This means t hat in unbuffered mode the part

can handle both unipolar and bipolar input ranges for all gains.

In buffered mode, the analog inputs can handle much larger

source impedances but the absolute input voltage range is re-

stricted to between AGND + 50 mV to AV

– 1.5 V which

also places restrictions on the common-mode range. Это означает,

that in buffered mode there are some restrictions on the allow-

able gains for bipolar input ranges. Care must be taken in set-

ting up the common-mode voltage and input voltage range so

that the above limits are not exceeded, otherwise there will be a

degradation in linearity performance.

In unbuffered mode, the analog inputs look directly into the

input sampling capacitor, C

SAMP

. The dc input leakage current

in this unbuffered mode is 1 nA maximum. В результате,

analog inputs see a dynamic load that is switched at the input

sample rate (see Figure 3). This sample rate depends on master

clock frequency and selected gain. C

SAMP

is charged to AIN(+)

and discharged to AIN(–) every input sample cycle. The effec-

tive on-resistance of the switch, R

, is typically 7 k Ω .

ВЫСОКИЙ

IMPEDANCE

(7k TYP)

SAMP

(10pF )

BIAS

Частота переключения

DEPENDS ON

CLKIN

AND SELECTED GAIN

AIN(+)

AIN(–)

Рисунок 3. Unbuffered Analog Input Structure

Page 16

REV. C

AD7715

–16–

DIGITAL FILTERING

The AD7715 contains an on-chip low-pass digital filter that

processes the output of the part's sigma-delta modulator. Там-

fore, the part not only provides the analog-to-digital conversion

function but it also provides a level of filtering. Есть

number of system differences when the filtering function is

provided in the digital domain rather than the analog domain

and the user should be aware of these.

First, since digital filtering occurs after the A-to-D conversion

process, it can remove noise injected during the conversion

процесса. Analog filtering cannot do this. Also, the digital filter

can be made programmable far more readily than an analog

фильтр. Depend ing on the digital filter design, this gives the user

the capability of programming cutoff frequency and output

update rate.

On the other hand, analog filtering can remove noise superim-

posed on the analog signal before it reaches the ADC. Цифровой

filtering cannot do this and noise peaks riding on signals near

full scale have the potential to saturate the analog modulator

and digital filter, even though the average value of the signal is

within limits. To alleviate this problem, the AD7715 has over-

range headroom built into the sigma-delta modulator and digital

filter which allows overrange excursions of 5% above the analog

входной диапазон. If noise signals are larger than this, consideration

should be given to analog input filtering, or to reducing the

input channel voltage so that its full scale is half that of the

analog input channel full scale. This will provide an overrange

capability greater than 100% at the expense of reducing the

dynamic range by 1 bit (50%).

In addition, the digital filter does not provide any rejection at

integer multiples of the digital filter's sample frequency. Как-

ever, the input sampling on the part provides attenuation at

multiples of the digital filter's sampling frequency so that the

unattenu-ated bands actually occur around multiples of the

sampling frequency f

(as defined in Table XV). Thus the unat-

tenuated bands occur at n × f

(where n = 1, 2, 3. . . ). На этих

frequencies, there are frequency bands, ± f

3 дБ

wide (f

3 дБ

является

cutoff frequency of the digital filter) at either side where noise

passes unattenuated to the output.

Filter Characteristics

The AD7715's digital filter is a low-pass filter with a (sinx/x)

response (also called sinc

). The transfer function for this filter

is described in the z-domain by:

and in the frequency domain by:

where N is the ratio of the modulator rate to the output rate and

MOD

is the modulator rate.

with a gain of 2 and a V

REF

of +2.5 V, the input voltage range

on the AIN(+) input is +2.5 V to +3.75 V. If AIN(–) is +2.5 V

and the AD7715 is configured for bipolar mode with a gain of 2

and a V

REF

of +2.5 V, the analog input range on the AIN(+)

input is +1.25 V to +3.75 V (ie, 2.5 V ± 1.25 V). If AIN(–) is

at AGND, the part cannot be configured for bipolar ranges in

excess of ± 30 mV.

Bipolar or unipolar options are chosen by programming the B /U

bit of the Setup Register. This programs the channel for either

unipolar or bipolar operation. Programming the channel for

either unipolar or bipolar operation does not change any of the

input signal condition ing; it simply changes the data output

coding and the points on the transfer function where calibra-

tions occur.

Опорного сигнала

The AD7715's reference inputs, REF IN(+) and REF IN(–),

provide a differential reference input capability. Общего

mode range for these differential inputs is from AGND to

А. В.

. The nominal reference voltage, V

REF

(REF IN(+) –

REF IN(–)), for specified operation is +2.5 V for the AD7715-5

and +1.25 V for the AD7715-3. The part is functional with

REF

voltages down to 1 V but with degraded performance as

the output noise will, in terms of LSB size, be larger. REF IN(+)

must always be greater than REF IN(–) for correct operation of

the AD7715.

Both reference inputs provide a high impedance, dynamic load

similar to the analog inputs in unbuffered mode. Максимум

dc input leakage current is ± 1 nA over temperature and source

resistance may result in gain errors on the part. В этом случае,

sampling switch resistance is 5 k Ω typ and the reference capaci-

tor (C

REF

) varies with gain. The sample rate on the reference

inputs is f

CLK IN

/64 and does not vary with gain. For gains of 1

and 2, C

REF

is 8 pF; for a gain of 32, it is 4.25 pF, and for a gain

of 128, it is 3.3125 pF.

The output noise performance outlined in Tables V through XII

is for an analog input of 0 V which effectively removes the effect

of noise on the reference. To obtain the same noise performance

as shown in the noise tables over the full input range requires a

low noise reference source for the AD7715. If the reference

noise in the bandwidth of interest is excessive, it will degrade

the performance of the AD7715. In applications where the

excitation voltage for the bridge transducer on the analog input

also derives the reference voltage for the part, the effect of the

noise in the excitation voltage will be removed as the application

is ratiometric. Recommended reference voltage sources for the

AD7715-5 include the AD780, REF43 and REF192, while the

recommended reference sources for the AD7715-3 include the

AD589 and AD1580. It is generally recommended to decouple

the output of these references in order to further reduce the

уровень шума.

H г

()













1 +1

| ( )|

H f

Sin N

Грех

× ×

























Page 17

AD7715

–17–

REV. C

Figure 4 shows the filter frequency response for a cutoff fre-

quency of 15.72 Hz which corresponds to a first filter notch

frequency of 60 Hz. The plot is shown from dc to 390 Hz. Это

response is repeated at either side of the digital filter's sample

frequency and at either side of multiples of the filter's sample

частоты.

FREQUENCY – Hz

-40

-60

-80

-100

-120

-140

-160

-180

-200

-220

-20

-240

360

300

180

120

240

GAIN – dB

Рисунок 4. Frequency Response of AD7715 Filter

The response of the filter is similar to that of an averaging filter

but with a sharper roll-off. The output rate for the digital filter

corresponds with the positioning of the first notch of the filter’s

frequency response. Thus, for the plot of Figure 4 where the

output rate is 60 Hz, the first notch of the filter is at 60 Hz.

notches of this (sinx/x)

filter are repeated at multiples of the

first notch. The filter provides attenuation of better than 100 dB

at these notches.

The cutoff frequency of the digital filter is determined by the

value loaded to bits FS0 to FS1 in the Setup Register. Про-

gramming a different cutoff frequency via FS0 and FS1 does not

alter the profile of the filter response; it changes the frequency of

the notches. The output update of the part and the frequency of

the first notch correspond.

Since the AD7715 contains this on-chip, low-pass filtering,

there is a settling time associated with step function inputs and

data on the output will be invalid after a step change until the

settling time has elapsed. The settling time depends upon the

output rate chosen for the filter. The settling time of the filter

to a full-scale step input can be up 4 times the output data

периода. For a synchronized step input (using the FSYNC func-

tion), the settling time is 3 times the output data period.

Post-Filtering

The on-chip modulator provides samples at a 19.2 kHz output

rate with f

CLK IN

at 2.4576 MHz. The on-chip digital filter

decimates these samples to provide data at an output rate which

corresponds to the programmed output rate of the filter. С

the output data rate is higher than the Nyquist criterion, the

output rate for a given bandwidth will satisfy most application

требованиям. However, there may be some applications which

require a higher data rate for a given bandwidth and noise per-

formance. Applications that need this higher data rate will

require some post-filtering following the digital filter of the

AD7715.

For example, if the required bandwidth is 7.86 Hz but the re-

quired update rate is 100 Hz, the data can be taken from the

AD7715 at the 100 Hz rate giving a –3 dB bandwidth of

26.2 Hz. Post-filtering can be applied to this to reduce the

bandwidth and output noise, to the 7.86 Hz bandwidth level,

while maintaining an output rate of 100 Hz.

Post-filtering can also be used to reduce the output noise from

the device for bandwidths below 13.1 Hz. At a gain of 128 and

a bandwidth of 13.1 Hz, the output rms noise is 520 nV. Это

is essentially device noise or white noise and since the input is

chopped, the noise has a primarily flat frequency response. По

reducing the bandwidth below 13.1 Hz, the noise in the result-

ant passband can be reduced. A reduction in bandwidth by a

factor of 2 results in a reduction of approximately 1.25 in the

output rms noise. This additional filtering will result in a longer

settling time.

ANALOG FILTERING

The digital filter does not provide any rejection at integer mul-

tiples of the modulator sample frequency, as outlined earlier.

However, due to the AD7715's high oversampling ratio, these

bands occupy only a small fraction of the spectrum and most

broadband noise is filtered. This means that the analog filtering

requirements in front of the AD7715 are considerably reduced

versus a conventional converter with no on-chip filtering. В

addition, because the part's common-mode rejection perfor-

mance of 95 dB extends out to several kHz, common-mode

noise in this frequency range will be substantially reduced.

Depending on the application, however, it may be necessary to

provide attenuation prior to the AD7715 in order to eliminate

unwanted frequencies from these bands which the digital filter

will pass. It may also be necessary in some applications to pro-

vide analog filtering in front of the AD7715 to ensure that dif-

ferential noise signals outside the band of interest do not

saturate the analog modulator.

If passive components are placed in front of the AD7715, in

unbuffered mode, care must be taken to ensure that the source

impedance is low enough so as not to introduce gain errors in

системы. This significantly limits the amount of passive anti-

aliasing filtering which can be provided in front of the AD7715

when it is used in unbuffered mode. However, when the part is

used in buffered mode, large source impedances will simply

result in a small dc offset error (a 10 k Ω source resistance will

cause an offset error of less than 10 µ V). Therefore, if the sys-

tem requires any significant source impedances to provide pas-

sive analog filtering in front of the AD7715, it is recommended

that the part be operated in buffered mode.

КАЛИБРОВКА

The AD7715 provides a number of calibration options that can

be programmed via the MD1 and MD0 bits of the Setup Regis-

тер. The different calibration options are outlined in the Setup

may be initiated at any time by writing to these bits of the Setup

Регистр. Calibration on the AD7715 removes offset and gain

errors from the device. A calibration routine should be initiated

on the device whenever there is a change in the ambient operat-

ing temperature or supply voltage. It should also be initiated if

there is a change in the selected gain, filter notch or bipolar/

unipolar input range.

The AD7715 offers self-calibration and system-calibration facili-

связей. For full calibration to occur on the selected channel, the

on-chip microcontroller must record the modulator output for

two different input conditions. These are “zero-scale” and

Page 18

REV. C

AD7715

–18–

“full-scale” points. These points are derived by performing a

conversion on the different input voltages provided to the input

of the modulator during calibration. As a result, the accuracy of

the calibration can only be as good as the noise level that it

provides in normal mode. The result of the “zero-scale” calibra-

tion conversion is stored in the Zero-Scale Calibration Register

while the result of the “full-scale” calibration conversion is

stored in the Full-Scale Calibration Register. With these read-

ings, the on-chip microcontroller can calculate the offset and the

gain slope for the input to output transfer function of the con-

преобразователя. Internally, the part works with a resolution of 33 bits to

determine its conversion result of 16 bits.

Self-Calibration

A self-calibration is initiated on the AD7715 by writing the

appropriate values (0, 1) to the MD1 and MD0 bits of the

Setup Register. In the self-calibration mode with a unipolar

input range, the zero-scale point used in determining the cali-

bration coefficients is with the inputs of the differential pair

internally shorted on the part (ie, AIN(+) = AIN(–) = Internal

Bias Voltage). The PGA is set for the selected gain (as per G1

and G0 bits in the Communications Register) for this zero-scale

calibration conversion. The full-scale calibration conversion is

performed at the selected gain on an internally generated voltage

в V

REF

/Selected Gain.

The duration time for the calibration is 6 × 1/Output Rate. Это

is made up of 3 × 1/Output Rate for the zero-scale calibration

and 3 × 1/Output Rate for the full-scale calibration. В настоящее время

the MD1 and MD0 bits in the Setup Register return to 0, 0.

This gives the earliest indication that the calibration sequence is

завершена. The DRDY line goes high when calibration is initi-

ated and does not return low until there is a valid new word in

the data register. The duration time from the calibration com-

mand being issued to DRDY going low is 9 × 1/Output Rate.

This is made up of 3 × 1/Output Rate for the zero-scale calibra-

tion, 3 × 1/Output Rate for the full-scale calibration, 3 × 1/

Output Rate for a conversion on the analog input and some

overhead to set up the coefficients correctly. If DRDY is low

before (or goes low during) the calibration command write to

the Setup Register, it may take up to one modulator cycle

(MCLK IN/128) before DRDY goes high to indicate that cali-

bration is in progress. Therefore, DRDY should be ignored for

up to one modulator cycle after the last bit is written to the

Setup Register in the calibration command.

For bipolar input ranges in the self-calibrating mode, the se-

quence is very similar to that just outlined. In this case, the two

points are exactly the same as above, but since the part is config-

ured for bipolar operation, the shorted inputs point is actually

midscale of the transfer function.

System Calibration

System calibration allows the AD7715 to compensate for system

gain and offset errors as well as its own internal errors. Система

calibration performs the same slope factor calculations as self-

calibration but uses voltage values presented by the system to

the AIN inputs for the zero- and full-scale points. Full System

calibration requires a two step process, a ZS System Calibration

followed by a FS System Calibration.

For a full system calibration, the zero-scale point must be pre-

sented to the converter first. It must be applied to the converter

before the calibration step is initiated and remain stable until the

step is complete. Once the system zero scale voltage has been set

up, a ZS System Calibration is then initiated by writing the ap-

propriate values (1, 0) to the MD1 and MD0 bits of the Setup

Регистр. The zero-scale system calibration is performed at the

selected gain. The duration of the calibration is 3 × 1/Output

Оценить. At this time the MD1 and MD0 bits in the Setup Register

return to 0, 0. This gives the earliest indication that the calibration

sequence is complete. The DRDY line goes high when calibration

is initiated and does not return low until there is a valid new

word in the data register. The duration time from the calibra-

tion command being issued to DRDY going low is 4 × 1/Output

Rate as the part performs a normal conversion on the AIN volt-

age before DRDY goes low. If DRDY is low before (or goes low

during) the calibration command write to the Setup Register, it

may take up to one modulator cycle (MCLK IN/128) before

DRDY goes high to indicate that calibration is in progress.

Therefore, DRDY should be ignored for up to one modulator

cycle after the last bit is written to the Setup Register in the

calibration command.

After the zero-scale point is calibrated, the full-scale point is

applied to AIN and the second step of the calibration process is

initiated by again writing the appropriate values (1, 1) to MD1

and MD0. Again the full-scale voltage must be set up before

the calibration is initiated and it must remain stable throughout

the calibration step. The full-scale system calibration is per-

formed at the selected gain. The duration of the calibration is

3 × 1/Output Rate. At this time the MD1 and MD0 bits in the

Setup Register return to 0, 0. This gives the earliest indication

that the calibration sequence is complete. The DRDY line goes

high when calibration is initiated and does not return low until

there is a valid new word in the data register. The duration time

from the calibration command being issued to DRDY going low

is 4 × 1/Output Rate as the part performs a normal conversion

on the AIN voltage before DRDY goes low. If DRDY is low

before (or goes low during) the calibration command, write to

the Setup Register, it may take up to one modulator cycle

(MCLK IN/128) before DRDY goes high to indicate that cali-

bration is in progress. Therefore, DRDY should be ignored for

up to one modulator cycle after the last bit is written to the

Setup Register in the calibration command.

In the unipolar mode, the system calibration is performed be-

tween the two endpoints of the transfer function; in the bipolar

mode, it is performed between midscale (zero differential volt-

age) and positive full scale.

The fact that the system calibration is a two-step calibration

offers another feature. After the sequence of a full system cali-

bration has been completed, additional offset or gain calibra-

tions can be performed by themselves to adjust the system zero

reference point or the system gain. Calibrating one of the pa-

rameters, either system offset or system gain, will not affect the

other parameter.

System calibration can also be used to remove any errors from

source impedances on the analog input when the part is used in

unbuffered mode. A simple R, C antialiasing filter on the front

end may introduce a gain error on the analog input voltage but

the system calibration can be used to remove this error.

Span and Offset Limits

Whenever a system calibration mode is used, there are limits on

the amount of offset and span which can be accommodated.

The overriding requirement in determining the amount of offset

Page 19

AD7715

–19–

REV. C

and gain that can be accommodated by the part is the require-

ment that the positive full-scale calibration limit is ≤ 1.05 ×

REF

/GAIN. This allows the input range to go 5% above the

nominal range. The in-built headroom in the AD7715's analog

modulator ensures that the part will still operate correctly with a

positive full-scale voltage which is 5% beyond the nominal.

The range of input span in both the unipolar and bipolar modes

has a minimum value of 0.8 × V

REF

/GAIN and a maximum

value of 2.1 × V

REF

/GAIN. However, the span (which is the

difference between the bottom of the AD7715's input range and

the top of its input range) must take into account the limitation

on the positive full-scale voltage. The amount of offset that can

be accommodated depends on whether the unipolar or bipolar

mode is being used. Once again, the offset must take into ac-

count the limitation on the positive full-scale voltage. In unipo-

lar mode, there is considerable flexibility in handling negative

(with respect to AIN(–)) offsets. In both unipolar and bipolar

modes, the range of positive offsets which can be handled by the

part depends on the selected span. Therefore, in determining

the limits for system zero-scale and full-scale calibrations, the

user has to ensure that the offset range plus the span range does

exceed 1.05 × V

REF

/GAIN. This is best illustrated by looking at

a few examples.

If the part is used in unipolar mode with a required span of

0.8 × V

REF

/GAIN, then the offset range which the system cali-

bration can handle is from –1.05 × V

REF

/GAIN to +0.25 × V

REF

GAIN. If the part is used in unipolar mode with a required span of

REF

/GAIN, then the offset range which the system calibration can

handle is from –1.05 × V

REF

/GAIN to +0.05 × V

REF

/GAIN. Сими-

larly, if the part is used in unipolar mode and required to re-

move an offset of 0.2 × V

REF

/GAIN, then the span range which

the system calibration can handle is 0.85 × V

REF

/GAIN.

If the part is used in bipolar mode with a required span of

± 0.4 × V

REF

/GAIN, then the offset range which the system cali-

bration can handle is from –0.65 × V

REF

/GAIN to +0.65 × V

REF

GAIN. If the part is used in bipolar mode with a required span

of ± V

REF

/GAIN, then the offset range which the system calibra-

tion can handle is from –0.05 × V

REF

/GAIN to +0.05 × V

REF

GAIN. Similarly, if the part is used in bipolar mode and required

to remove an offset of ± 0.2 × V

REF

/GAIN, then the span range

which the system calibration can handle is ± 0.85 × V

REF

/GAIN.

Power-Up and Calibration

On power-up, the AD7715 performs an internal reset that sets

the contents of the internal registers to a known state. Там

are default values loaded to all registers after a power-on or

сброс. The default values contain nominal calibration coefficients

for the calibration registers. However, to ensure correct calibra-

tion for the device a calibration routine should be performed

after power-up.

The power dissipation and temperature drift of the AD7715 are

low, and no warm-up time is required before the initial calibra-

tion is performed. However, if an external reference is being

used, this reference must have stabilized before calibration is

начало. Similarly, if the clock source for the part is generated

from a crystal or resonator across the MCLK pins, the start-up

time for the oscillator circuit should elapse before a calibration

is initiated on the part (see below).

USING THE AD7715

Clocking and Oscillator Circuit

The AD7715 requires a master clock input, which may be an

external CMOS compatible clock signal applied to the MCLK IN

pin with the MCLK OUT pin left unconnected. Кроме того,

crystal or ceramic resonator of the correct frequency can be

connected between MCLK IN and MCLK OUT in which case

the clock circuit will function as an oscillator, providing the

clock source for the part. The input sampling frequency, the

modulator sampling frequency, the –3 dB frequency, output

update rate and calibration time are all directly related to the

master clock frequency, f

CLK IN

. Reducing the master clock

frequency by a factor of 2 will halve the above frequencies and

update rate and double the calibration time. The current drawn

from the DV

power supply is also directly related to f

CLK IN

Reducing f

CLK IN

by a factor of 2 will halve the DV

текущий

but will not affect the current drawn from the AV

власть

питания.

Using the part with a crystal or ceramic resonator between the

MCLK IN and MCLK OUT pins generally causes more cur-

rent to be drawn from DV

than when the part is clocked from

a driven clock signal at the MCLK IN pin. Это происходит потому,

on-chip oscillator circuit is active in the case of the crystal or

ceramic resonator. Therefore, the lowest possible current on

the AD7715 is achieved with an externally applied clock at the

MCLK IN pin with MCLK OUT unconnected and unloaded.

The amount of additional current taken by the oscillator de-

pends on a number of factors—first, the larger the value of

capacitor placed on the MCLK IN and MCLK OUT pins, then

the larger the DV

current consumption on the AD7715. Уход

should be taken not to exceed the capacitor values recommended

by the crystal and ceramic resonator manufacturers to avoid

consuming unnecessary DV

тока. Typical values recom-

mended by crystal or ceramic resonator manufacturers are in the

range of 30 pF to 50 pF, and if the capacitor values on MCLK

IN and MCLK OUT are kept in this range, they will not result

in any excessive DV

тока. Another factor that influences

the DV

current is the effective series resistance (ESR) of the

crystal which appears between the MCLK IN and MCLK OUT

pins of the AD7715. As a general rule, the lower the ESR value

then the lower the current taken by the oscillator circuit.

When operating with a clock frequency of 2.4576 MHz, there is

50 µ A difference in the DV

current between an externally

applied clock and a crystal resonator when operating with a

Д. В.

of +3 V. With DV

= +5 V and f

CLK IN

= 2.4576 MHz,

the typical DV

current increases by 200 µ A for a crystal/

resonator supplied clock versus an externally applied clock.

ESR values for crystals and resonators at this frequency tend to

be low and as a result there tends to be little difference between

different crystal and resonator types.

When operating with a clock frequency of 1 MHz, the ESR value

for different crystal types varies significantly. As a result, the DV

current drain varies across crystal types. When using a crystal

with an ESR of 700 Ω or when using a ceramic resonator, the

increase in the typical DV

current over an externally-applied

clock is 50 µ A with DV