AD7714 Data Sheet 6,5

, Выход низкого напряжения

0,4

V макс

Для мойки

= 100 μ Кроме MCLK OUT

Огайо

, Выход высокого напряжения

Д. В.

- 0,6

V мин

ИСТОЧНИК

= 100 μ Кроме MCLK OUT

Плавающая Утечка тока в открытом состоянии

± 10

μ макс

Плавающие емкости состояния выхода

пФ тип

Вывод данных кодирования

Двоичный

Однополярный режим

Офсетная двоичных

Биполярный режим

ПРИМЕЧАНИЯ

Ошибка усиления Дрифт не включать Однополярный дрейфа нуля / Биполярные Zero Drift. Это эффективно дрейф части, если нулевой масштаб калибровок только выполнялись, как и в случае с

фон калибровки.

Эти цифры гарантируется проектирования и / или характеристики.

Синфазных напряжений на входе пар применяется при условии абсолютной спецификации входного напряжения соблюдается.

Диапазон напряжения на входных аналоговых входов приводится здесь в связи с напряжением на соответствующих негативных ввода его дифференциала или псевдо-дифференциальных пар. См. таблицу VII

, для которых входы форме дифференциальных пар.

REF

= REF IN (+) - REF IN (-).

Эти выходные уровни логика применяется к OUT выход MCLK то� �ько тогда, когда он загружается с одним нагрузки CMOS.

Пример испытания в +25 ° C для обеспечения соблюдения.

См. Burnout текущего раздела.

AD7714-3-ТЕХНИЧЕСКИЕ

(AV

= 3,3 V, Д. В.

= 3,3 V, REF IN (+) = 1,25 V; REF IN (-) = AGND;

В CLK

= 2,4576 МГц, если не указано иное. Все технические характеристики T

MIN

MAX

если не указано иное.)

AD7714

REV. C

-3 -

Page 4

AD7714-ТЕХНИЧЕСКИЕ

Параметр

Версии

Единицы

Условия / Комментарии

ДАТЧИК выгорания

Ток

μ ном

Первоначальный толерантности

± 10

% Тип

Дрейф

0,1

% / ° C тип

Калибровки системы

Позитивные полномасштабной калибровки Предельные

(1,05 × V

REF

) / GAIN

V макс

GAIN выбран усиления PGA (между 1 и 128)

Отрицательные полномасштабной калибровки Предельные

- (1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (между 1 и 128)

Офсетная калибровки Предельные

- (1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (между 1 и 128)

Входной Span

0,8 × V

REF

/ GAIN

V мин

GAIN выбран усиления PGA (между 1 и 128)

(2,1 × V

REF

) / GAIN

V макс

GAIN выбран усиления PGA (между 1 и 128)

Требования к питанию

Поставка напряжение питания

А. В.

Напряжение (AD7714-3)

+3 До 3,6

Для указанной эффективности

А. В.

Напряжение (AD7714-5)

4,75 до 5,25

Для указанной эффективности

Д. В.

Напряжение

+3 До 5,25

Для указанной эффективности

Поставка течений державой

А. В.

Ток

А. В.

= 3,3 В или 5 В. BST Bit фильтр высокого регистра = 0

0,27

мА макс

Обычно 0,2 мА. Buffer = 0 В. Ф.

В CLK

= 1 МГц и 2,4576 МГц

0,6

мА макс

Обычно 0,4 мА. Buffer = Д.

. е

В CLK

= 1 МГц и 2,4576 МГц

А. В.

= 3,3 В или 5 В. BST Bit фильтр высокого регистра = 1

0,5

мА макс

Обычно 0,3 мА. Buffer = 0 В. Ф.

В CLK

= 2,4576 МГц

1,1

мА макс

Обычно 0,8 мА. Buffer = Д.

. е

В CLK

= 2,4576 МГц

Д. В.

Ток

Цифрового ввода / Ps = 0 В или Д.

DD.

Внешние MCLK В

0,23

мА макс

Обычно 0,15 мА. Д. В.

= 3,3 В. Ф.

В CLK

= 1 МГц

0,4

мА макс

Обычно 0,3 мА. Д. В.

= 5 В. Ф.

В CLK

= 1 МГц

0,5

мА макс

Обычно 0,4 мА. Д. В.

= 3,3 В. Ф.

В CLK

= 2,4576 МГц

0,8

мА макс

Обычно 0,6 мА. Д. В.

= 5 В. Ф.

В CLK

= 2,4576 МГц

Питание Отклонение

См. примечание 20

дБ тип

Нормальный режима Тепловыделение

А. В.

= Д.

= 3,3 В. цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

1,65

мВт макс

Как правило 1,25 мВт. Buffer = 0 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

2,75

мВт макс

Обычно 1,8 мВт. Buffer = 3,3 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

2,55

мВт макс

Обычно 2 мВт. Buffer = 0 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

3,65

мВт макс

Обычно 2,6 мВт. Buffer = 3,3 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

Нормальный режима Тепловыделение

А. В.

= Д.

= +5 В. цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

3,35

мВт макс

Обычно 2,5 мВт. Buffer = 0 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

мВт макс

Обычно 3,5 мВт. Buffer = +5 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

5,35

мВт макс

Обычно 4 мВт. Buffer = 0 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

мВт макс

Обычно 5 мВт. Buffer = +5 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

Режим ожидания (Power-Down) Текущие

μ макс

Внешние MCLK IN = 0 V или Д.

. Обычно 20 μ А. V

= +5 V

Режим ожидания (Power-Down) Текущие

μ макс

Внешние MCLK IN = 0 V или Д.

. Обычно 5 μ А. V

= 3,3 V

ПРИМЕЧАНИЯ

После калибровки, если входное напряжение превышает положительный полном масштабе, конвертер будет выводить все 1S. Если на входе меньше, чем отрицательных полном масштабе, то устройство выводит все 0s.

Эти калибровки и ограничения применяются при условии абсолютного напряжения на аналоговых входов не превышает А.В.

+ 30 � �В или идти больше негативных, чем AGND - 30 мВ.

компенсированы калибровки предел относится как к однополярному нуля и биполярного нуля.

Для повышения прибыли (≥ 8) при /

В CLK

= 2,4576 МГц, бит BST-фильтра высокого регистра должен быть установлен в 1. В других условиях, он может быть установлен на 0.

При использовании кристалла или керамического резонатора через MCLK булавки в качестве источника тактовых для данного устройства, Д. В.

тока и мощности рассеяния будет зависеть от кристалла

или резонатор типа (см. Синхронизация и колебательного контура раздел).

Измеряется в постоянном и применяет в выбранной полосе пропускания. PSRR на 50 Гц будет превышать 120 дБ с фильтром вырезами 5 Гц, 10 Гц, 25 Гц или 50 Гц. PSRR при частоте 60 Гц будет превышать 120 дБ

с фильтром вырезами 6 Гц, 10 Гц, 30 Гц или 60 Гц.

PSRR зависит от усиления. Для усиления 1: 70 дБ Тип: Для усиления в 2: 75 дБ тип: за 4 Усиление: 80 дБ тип; для получения прибыли от 8 до 128: 85 дБ тип.

Если этот сигнал мастер продолжает работать в режиме ожидания, тока в режиме ожидания увеличивается до 150 μ типичные с 5 поставки V и 75 μ типичные с 3,3 поставок V. Когда

использования кристалла или керамического резонатора через MCLK булавки в качестве источника тактовых для данного устройства, внутренний генератор продолжает работать в режиме ожидания и рассеиваемая мощность

зависит от кристалла или резонатор типа (см. раздел режиме ожидания).

Технические характеристики могут изменяться без предварительного уведомления.

(AV

= + 3,3 В до +5 V, Д. В.

= 3,3 В до +5 V, REF IN (+) = 1,25 V (AD7714-3) или 2,5 V

(AD7714-5); REF IN (-) = AGND; MCLK IN = 1 МГц до 2,4576 МГц, если не указано иное. Все технические характеристики T

MIN

MAX

если не указано иное.)

REV. C

-4 -

Page 5

Параметр

Y Версии

Единицы

Условия / Комментарии

STATIC ДЕЯТЕЛЬНОСТИ

Нет пропавших без вести коды

Биты мин

Гарантировано дизайн. Для фильтра Пазы ≤ 60 Гц

Биты мин

Для фильтра Нотч = 100 Гц

Биты мин

Для фильтра Нотч = 250 Гц

Биты мин

Для фильтра Нотч = 500 Гц

Биты мин

Для фильтра Нотч = 1 кГц

Выходной шум

См. Таблицы I к IV

В зависимости от фильтра обрезаний и отдельные усиления

Интегральная нелинейность

± 0,001

% От макс FSR

Фильтр Пазы ≤ 60 Гц.

Однополярный Офсетная ошибке

См. примечание 2

Однополярный дрейфа нуля

0,4

μ V / ° C тип

Для Прибыль в 1, 2, 4

0,1

μ V / ° C тип

Для Доходы от 8, 16, 32, 64, 128

Биполярное нулевой ошибкой

См. примечание 2

Биполярное Zero Дрифт

0,4

μ V / ° C тип

Для Прибыль в 1, 2, 4

0,1

μ V / ° C тип

Для Доходы от 8, 16, 32, 64, 128

Позитивные полномасштабной ошибке

См. примечание 2

Полный-Scale Дрифт

3, 5

0,4

μ V / ° C тип

Для Прибыль в 1, 2, 4

0,1

μ V / ° C тип

Для Доходы от 8, 16, 32, 64, 128

Ошибка усиления

См. примечание 2

Усиление Дрифт

3, 7

0,2

мг / FSR /

° C тип

Биполярное Отрицательные полномасштабной Ошибка

± 0,0015

% От макс FSR

А. В.

= 5 В. Обычно ± 0,0004%

± 0,003

% От макс FSR

А. В.

= 3 В. Обычно ± 0,0004%

Биполярное Отрицательные полномасштабной Дрифт

μ V / ° C тип

Для Прибыль от 1 до 4

0,6

μ V / ° C тип

Для Доходы от 8 до 128

Аналоговые входы / Справка INPUTS

Технические характеристики AIN и REF IN, если не указано

Входной синфазной (КДПГ)

дБ мин

В DC. Обычно 102 дБ.

Нормальный режим 50-Гц Отклонение

100

дБ мин

Для фильтра вырезами 10 Гц, 25 Гц, 50 Гц, ± 0,02 × F

NOTCH

Нормальный режим 60-Гц Отклонение

100

дБ мин

Для фильтра вырезами 10 Гц, 30 Гц, 60 Гц, ± 0,02 × F

NOTCH

Синфазного 50 Гц Отклонение

150

дБ мин

Для фильтра вырезами 10 Гц, 25 Гц, 50 Гц, ± 0,02 × F

NOTCH

Синфазного 60 Гц Отклонение

150

дБ мин

Для фильтра вырезами 10 Гц, 30 Гц, 60 Гц, ± 0,02 × F

NOTCH

Абсолютная / синфазного напряжения REF

AGND А. В.

V мин до V макс

Абсолютная / синфазного напряжения AIN

8, 9

AGND - 30 мВ

V мин

BUF Bit программы установки Регистрация = 0

А. В.

+ 30 мВ

V макс

Абсолютная / синфазного напряжения AIN

8, 9

AGND + 50 мВ

V мин

BUF Bit программы установки Регистрация = 1

А. В.

- 1,5 V

V макс

AIN DC входной ток

нА макс

AIN выборки емкости

пФ макс

AIN дифференциальных Диапазон напряжения

От 0 до + V

REF

/ GAIN

ном

Однополярный Входной диапазон (B / U Bit фильтр высокого регистра = 1)

± V

REF

/ GAIN

ном

Биполярный вход Range (B / U Bit фильтр высокого регистра = 0)

AIN входной частоты дискретизации, е

GAIN × F

В CLK

/ 64

Для Прибыль от 1 до 4

В CLK

/ 8

Для Доходы от 8 до 128

Входной номер Диапазон

REF IN (+) - REF IN (-) напряжение

1/1.75

V мин / макс

А. В.

= 2,7 В до 3,3 В. В

REF

= 1,25 ± 1% для указанной эффективности

REF IN (+) - REF IN (-) напряжение

1/3.5

V мин / макс

А. В.

= 4,75 В до 5,25 В. В

REF

= 2,5 ± 1% для указанной эффективности

REF при вводе частоты дискретизации, е

В CLK

/ 64

Дискретных входов

Входной ток

± 10

μ макс

Все входы исключением MCLK В

INL

, Входной низкого напряжения

0,8

V макс

Д. В.

= 5 V

0,4

V макс

Д. В.

3 = V

INH

, Входной высокого напряжения

2,4

V мин

Д. В.

= 5 V

V мин

Д. В.

3 = V

SCLK и DIN только (Шмитт Triggered Input)

Д. В.

= 5 V NOMINAL

T +

1,4 / 3

V мин / макс V

T-

0.8/1.4

V мин / макс V

T +

- V

T-

0.4/0.8

V мин / макс V

SCLK и DIN только (Шмитт Triggered Input)

Д. В.

= 3 V NOMINAL

T +

1/2.5

V мин / макс V

T-

0.4/1.1

V мин / макс V

T +

- V

T-

0.375/0.8

V мин / макс V

Только в MCLK

Д. В.

= 5 V NOMINAL

INL

, Входной низкого напряжения

0,8

V макс

INH

, Входной высокого напряжения

3,5

V мин

Только в MCLK

Д. В.

= 3 V NOMINAL

INL

, Входной низкого напряжения

0,4

V макс

INH

, Входной высокого напряжения

2,5

V мин

Дискретные выходы (в том числе MCLK OUT)

ПР

, Выход низкого напряжения

0,4

V макс

Для мойки

= Μ 800 с Д. В.

= 5 В. Кроме MCLK OUT

ПР

, Выход низкого напряжения

0,4

V макс

Для мойки

= Μ 100 с Д. В.

= 3 В. Кроме MCLK OUT

Огайо

, Выход высокого напряжения

V мин

ИСТОЧНИК

= Μ 200 с Д. В.

= 5 В. Кроме MCLK OUT

AD7714Y-ТЕХНИЧЕСКИЕ

(AV

= Д.

= 2,7 В до 3,3 В или 4,75 В до 5,25 В, REF IN (+) = 1,25 V; с А. В.

= 3V

и +2,5 V с А. В.

= 5 V; REF В (-) = AGND; MCLK IN = 2,4576 МГц, если не указано иное. Все технические характеристики T

MIN

MAX

если не указано иное.)

AD7714

REV. C

-5 -

Page 6

Параметр

Y Версии

Единицы

Условия / Комментарии

Дискретные выходы (продолжение))

Огайо

, Выход высокого напряжения

Д. В.

- 0,6

V мин

ИСТОЧНИК

= Μ 100 с Д. В.

= 3 В. Кроме MCLK OUT

Плавающая Утечка тока в открытом состоянии

± 10

μ макс

Плавающие емкости состояния выхода

пФ тип

ата выходного кодирования

Двоичный

Однополярный режим

Офсетная двоичных

Биполярный режим

ДАТЧИК выгорания

Ток

μ ном

Первоначальный толерантности

± 10

% Тип

Дрейф

0,1

% / ° C тип

Калибровки системы

Позитивные полномасштабной калибровки Предельные

(1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (между 1 и 128)

Отрицательные полномасштабной калибровки Предельные

- (1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (между 1 и 128)

Офсетная калибровки Предельные

- (1,05 × V

REF

) / GAIN V макс

GAIN выбран усиления PGA (между 1 и 128)

Входной Span

0,8 × V

REF

/ GAIN

V мин

GAIN выбран усиления PGA (между 1 и 128)

(2,1 × V

REF

) / GAIN

V макс

GAIN выбран усиления PGA (между 1 и 128)

Требования к питанию

Поставка напряжение питания

А. В.

Напряжение

2,7 до 3,3 или

4,75 до 5,25

Для указанной эффективности

Д. В.

Напряжение

2,7 до 5,25

Для указанной эффективности

Поставка течений державой

А. В.

Ток

А. В.

= 3 В или 5 В. BST Bit фильтр высокого регистра = 0

, CLKDIS = 1

0,28

мА макс

Обычно 0,22 мА. Buffer = 0 В. Ф.

В CLK

= 1 МГц и 2,4576 МГц

0,6

мА макс

Обычно 0,45 мА. Buffer = Д.

. е

В CLK

= 1 МГц и 2,4576 МГц

А. В.

= 3 В или 5 В. BST Bit фильтр высокого регистра = 1

0,5

мА макс

Обычно 0,38 мА. Buffer = 0 В. Ф.

В CLK

= 2,4576 МГц

1,1

мА макс

Обычно 0,8 мА. Buffer = Д.

. е

В CLK

= 2,4576 МГц

Д. В.

Ток

Цифрового ввода / Ps = 0 В или Д.

DD.

Внешние MCLK И.Н., CLKDIS = 1

0,080

мА макс

Обычно 0,06 мА. Д. В.

= 3 В. Ф.

В CLK

= 1 МГц

0,16

мА макс

Обычно 0,13 мА. Д. В.

= 5 В. Ф.

В CLK

= 1 МГц

0,18

мА макс

Обычно 0,15 мА. Д. В.

3 = В. Ф.

В CLK

= 2,4576 МГц

0,35

мА макс

Обычно 0,3 мА. Д. В.

= 5 В. Ф.

В CLK

= 2,4576 МГц

Питание Отклонение

См. примечание 20

дБ тип

Нормальный режима Тепловыделение

А. В.

= Д.

= +3 В. цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

BST Bit фильтр высокого регистра = 0

1,05

мВт макс правило 0,84 мВт. Buffer = 0 В. Ф.

В CLK

= 1 МГц.< /span> BST Bit = 0

2,04

мВт макс правило 1,53 мВт. Buffer = +3 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

1,35

мВт макс правило 1,11 мВт. Buffer = 0 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

2,34

Обычно мВт макс 1,9 мВт. Buffer = +3 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

Нормальный режима Тепловыделение

А. В.

= Д.

= +5 В. цифрового ввода / Ps = 0 В или Д.

. Внешние MCLK В

2,1

мВт макс правило 1,75 мВт. Buffer = 0 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

3,75

Обычно мВт макс 2,9 мВт. Buffer = +5 В. Ф.

В CLK

= 1 МГц. BST Bit = 0

3,1

Обычно мВт макс 2,6 мВт. Buffer = 0 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

4,75

мВт макс правило 3,75 мВт. Buffer = +5 В. Ф.

В CLK

= 2,4576 МГц. BST Bit = 0

Режим ожидания (Power-Down) Текущие

μ макс

Внешние MCLK IN = 0 V или Д.

. Обычно 9 μ А. V

= +5 V

Режим ожидания (Power-Down) Текущие

μ макс

Внешние MCLK IN = 0 V или Д.

. Обычно 4 μ А. V

= 3 V

ПРИМЕЧАНИЯ

Температурный диапазон выглядит следующим образом: Y Version: -40 ° C до +105 ° C.

Калибровки эффективного преобразования так что эти ошибки будут порядка преобразования шумов, приведенных в табл Я к IV. Это относится после калибровки при температуре интерес.

Перекалибровки при любой температуре будет устранить эти ошибки дрейфа.

Позитивные полномасштабной Ошибка включает Zero-Scale ошибок (Однополярный Офсетная Ошибка или биполярное нулевой ошибкой) и относится как к моно-и биполярного входного диапазона.

Полный Дрифт-Scale включает Zero-Scale Дрифт (Однополярный дрейфа нуля или биполярное Zero Drift) и относится как к моно-и биполярного входного диапазона.

Ошибка усиления не включает Zero-Scale ошибок. Этот показатель рассчитывается как полномасштабной ошибки Однополярный Офсетная ошибки при однополярном диапазонов и полномасштабной ошибки Биполярный нулевой ошибкой для

биполярного диапазона.

Ошибка усиления Дрифт не включать Однополярный дрейфа нуля / Биполярные Zero Drift. Это эффективно дрейф части, если нулевой масштаб калибровок только были выполнены как в случае с фоном калибровки.

Эти цифры гарантируется проектирования и / или характеристики.

входы форме дифференциальных пар.

REF

= REF IN (+) - REF IN (-).

Эти выходные уровни логика применяется к OUT выход MCLK только тогда, когда он загружается с одним нагрузки CMOS.

Пример испытания в +25 ° C для обеспечения соблюдения.

См. Burnout текущего раздела.

+ 30 мВ или идти больше негативных, чем AGND - 30 мВ. Компенсированы калибровки

ограничение относится и к однополярному нуля и биполярного нуля.

Для повышения прибыли (≥ 8) при /

В CLK

тока и мощности рассеяния будет зависеть от кристалла или резонатора

типа (см. Синхронизация и колебательного контура раздел).

вырезами 6 Гц, 10 Гц, 30 Гц или 60 Гц.

PSRR зависит от усиления.

Прибыль

8-128

А. В.

3 = V

86 дБ

78 дБ

85 дБ

93 дБ

А. В.

= 5 V

90 дБ

78 дБ

84 дБ

91 дБ

Если этот сигнал мастер продолжает работать в режиме ожидания, тока в режиме ожидания увеличивается до 150 μ типичные с 5 поставки V и 75 μ типичные с 3,3 поставок V. При использовании кристалла

или керамические резонатора через MCLK булавки в качестве источника тактовых для данного устройства, внутренний генератор продолжает работать в режиме ожидания и рассеиваемая мощность зависит от кристалла или

резонатора типа (см. раздел режиме ожидания).

Технические характеристики могут изменяться без предварительного уведомления.

AD7714Y

REV. C

-6 -

Page 7

AD7714

REV. C

-7 -

ЗАКАЗ путешествий

А. В.

Температура

Пакет

Модель

Снабжение

Диапазон

Option *

AD7714AN-5

5 V

-40 ° С до +85 ° C

N-24

AD7714AR-5

5 V

-40 ° С до +85 ° C

R-24

AD7714ARS-5

5 V

-40 ° С до +85 ° C

RS-28

AD7714AN-3

3 V

-40 ° С до +85 ° C

N-24

AD7714AR-3

3 V

-40 ° С до +85 ° C

R-24

AD7714ARS-3

3 V

-40 ° С до +85 ° C

RS-28

AD7714YN

3 V / 5 V -40 ° C до +105 ° C

N-24

AD7714YR

3 V / 5 V -40 ° C до +105 ° C

R-24

AD7714YRU

3 V / 5 V -40 ° C до +105 ° C

RU-24

AD7714AChips-5

5 V

-40 ° С до +85 ° C

Умереть

AD7714AChips-3

3 V

-40 ° С до +85 ° C

Умереть

EVAL-AD7714-5EB 5 V

Evaluation Board

EVAL-AD7714-3 3EB V

Evaluation Board

* N = пластиковый DIP; R = SOIC; RS = SSOP; RU = сверхтонкий структуры.

Временные характеристики

1, 2

(AV

= Д.

= 2,7 В до 5,25 В; AGND DGND = = 0 V; е

CLKIN

= 2,5 МГц, входной логики 0 = 0 V,

Логика 1 = Д.

если не указано иное.)

Предельные при Т

MIN

, T

MAX

Параметр

(A, Y версии)

Единицы

Условия / Комментарии

CLKIN

3, 4

400

кГц мин

Мастер Тактовая частота: Crystal / или внешнем резонаторе

Поставляется

2,5

МГц, макс

Для указанной эффективности

CLK В LO

0,4 × T

В CLK

нс мин

Master Clock входного Низкий времени. т

В CLK

= 1 / F

В CLK

CLK в сфере высоких

0,4 × T

В CLK

нс мин

Master Clock входного High Time

DRDY

500 × T

В CLK

ном нс

DRDY High Time

100

нс мин

SYNC Длительность импульса

100

нс мин

Длительность импульса RESET

Читайте операции

нс мин

DRDY для CS установки времени

нс мин

CS Падение край к SCLK Активное время установки пограничного

нс мин

SCLK Активный край к достоверности данных Задержка

нс макс

Д. В.

= +5 V

100

нс макс

Д. В.

= 3 V

100

нс мин

Длительность импульса высокого SCLK

100

нс мин

Низкий SCLK Длительность импульса

нс мин

CS Рост край к SCLK Активное время пограничного Hold

нс мин

Автобус отказаться от времени после SCLK Активный пограничного

нс макс

Д. В.

= +5 V

100

нс макс

Д. В.

= 3 V

100

нс макс

SCLK Активный край к DRDY высокого

5, 8

Создать операции

нс мин

CS Падение край к SCLK Активное время установки пограничного

нс мин

Данные действительны для установки SCLK время пограничного

нс мин

Данные действительны на SCLK Hold время пограничного

100

нс мин

Длительность импульса высокого SCLK

100

нс мин

Низкий SCLK Длительность импульса

нс мин

CS Рост край к SCLK Hold время пограничного

ПРИМЕЧАНИЯ

Пример испытания в +25 ° C для обеспечения соблюдения. Все входные сигналы указаны с TR = ф = 5 нс (10% до 90% от Д.В.

) И приурочен от уровня напряжения 1,6 В.

См. диаграммы 6 и 7. Сроки и распространяется на все классы.

CLKIN нагрузка диапазоне 45% до 55%. CLKIN должны быть представлены, когда AD7714 не находится в режиме ожидания. Если нет часы в данном конкретном случае, прибор может

сделать выше, чем указано текущее и, возможно, стал некалиброванных.

AD7714 является производство испытания с /

CLKIN

на 2,4576 МГц (1 МГц для некоторых я

тесты). Это гарантирует характеристика работать на 400 кГц.

SCLK активного края заднем у фронту SCLK с POL = 1; SCLK активного края растет краю SCLK с POL = 0.

Эти цифры измеряются с цепи нагрузки на рис 1 и определяется как время, необходимое для вывода на крест V

ПР

или V

Огайо

ограничений.

Эти цифры взяты из измеряется время, затраченное на вывод данных изменить 0,5 V при нагрузке схемы на рисунке 1. Измеряется число затем

экстраполировать, чтобы снять последствия зарядки или выгрузки 100 пФ конденсатор. Это означает, что раз приводил в сроках характеристики истинного автобус

отказаться раз части и, как таковые, независимо от внешних емкостей загрузки автобуса.

DRDY возвращает высоким после первого чтения из устройства после выхода обновления. Эти же данные можно прочитать еще раз, если требуется, а DRDY является высоким, хотя уход

следует, что после чтения не происходит недалеко от очередного обновления производства.

Технические характеристики могут изменяться без предварительного уведомления.

Рисунок 1. Цепь нагрузки на время доступа и автобусов

Отказаться от времени

К ВЫПУСКУ

PIN

50пФ

Для мойки

(800 Д. AT

= +5 V

100 AT Д.

= 3,3 V)

1,6 V

ИСТОЧНИК

(200 Д. AT

= +5 V

100 AT Д.

= 3,3 V)

Page 8

AD7714

REV. C

-8 -

DIP и SOIC / TSSOP

Максимальная нагрузка ABSOLUTE *

= +25 ° C, если не указано иное)

А. В.

в AGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

А. В.

в DGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

Д. В.

в AGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

Д. В.

в DGND. . . . . . . . . . . . . . . . . . . . . . . . -0,3 В до +7 V

Analog Входное напряжение AGND. . . . . -0,3 V А. В.

+ 0,3 V

Рег Входное напряжение AGND. . . -0,3 V А. В.

+ 0,3 V

Цифровые Входное напряжение DGND. . . . . -0,3 V Д. В.

+ 0,3 V

Цифровой выход напряжения в DGND. . . . -0,3 V Д. В.

+ 0,3 V

Диапазон рабочих температур

Коммерческая (версия). . . . . . . . . . . . . . . -40 ° С до +85 ° C

Extended (Y Version). . . . . . . . . . . . . . . . . -40 ° С до +105 ° C

Диапазон температуры хранения. . . . . . . . . . . . . -65 ° С до +150 ° C

Температура перехода. . . . . . . . . . . . . . . . . . . . . . . . . . +150 ° C

Пластиковый пакет DIP, рассеиваемой мощности. . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . 105 ° C / W

Ведущие температуры (пайка, 10 сек). . . . . . . . . . . . +260 ° C

SOIC пакет, рассеиваемой мощности. . . . . . . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . . 75 ° C / W

Ведущие Температура пайки

Паровой фазы (60 сек). . . . . . . . . . . . . . . . . . . . . . +215 ° C

Инфракрасные (15 сек). . . . . . . . . . . . . . . . . . . . . . . . . . +220 ° C

SSOP пакет, рассеиваемой мощности. . . . . . . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . 109 ° C / W

Ведущие Температура пайки

Паровой фазы (60 сек). . . . . . . . . . . . . . . . . . . . . . +215 ° C

Инфракрасные (15 сек). . . . . . . . . . . . . . . . . . . . . . . . . . +220 ° C

TSSOP пакет, рассеиваемой мощности. . . . . . . . . . . . . . 450 мВт

Термальный сопротивление. . . . . . . . . . . . . . . . . . . . . 128 ° C / W

Ведущие Температура пайки

Паровой фазы (60 сек). . . . . . . . . . . . . . . . . . . . . . +215 ° C

Инфракрасные (15 сек). . . . . . . . . . . . . . . . . . . . . . . . . . +220 ° C

* Подчеркивает выше перечисленных при абсолютной Оценки Максимальная может привести к вечной

Нент к повреждению устройства. Это стресс рейтинг только; Функциональные возможности

устройство на таких или любых других указанных выше условий, перечисленных в оперативной

разделах данной спецификации не подразумевается. Воздействие абсолютной максимально допустимая

условиях в течение длительного периода может повлиять на устройство надежности.

ВНИМАНИЕ!

ОУР (электростатический разряд), чувствительные устройства. Электростатические заряды достигать 4000 V легко

накопить на организм человека и испытательное оборудование и может выполнять без обнаружения.

Хотя эти устройства функцией защиты собственности ОУР схем, постоянное повреждение могут по-прежнему

происходит на этих устройствах, если они подвергаются высокой энергии электростатических разрядов. Таким образом,

надлежащих мер предосторожности ОУР рекомендовал, чтобы избежать снижения производительности или потерю функциональности.

PIN КОНФИГУРАЦИИ

SSOP

SCLK

В MCLK

DGND

Д. В.

SYNC

AIN1

DRDY

AGND

MCLK OUT

POL

DIN

Даут

AIN2

AIN6

AIN3

AIN5

AIN4

STANDBY

А. В.

TOP VIEW

(Не в масштабе)

AD7714

RESET

REF IN (+)

REF IN (-)

BUFFER

NC = NO CONNECT

SCLK

В MCLK

DGND

Д. В.

SYNC

RESET

Северная Каролина

DRDY

Северная Каролина

MCLK OUT

POL

DIN

Даут

Северная Каролина

AIN1

AGND

AIN2

AIN6

AIN3

AIN5

AIN4

REF IN(+)

STANDBY

REF IN(–)

А. В.

BUFFER

TOP VIEW

(Не в масштабе)

AD7714

ВНИМАНИЕ!

ESD SENSITIVE DEVICE

Page 9

AD7714

REV. C

–9–

PIN FUNCTION DESCRIPTION

DIP/SOIC PIN NUMBERS

Штифт

No. Mnemonic

Функция

SCLK

Serial Clock. Logic Input. An external serial clock is applied to this input to access serial data from the

AD7714. This serial clock can be a continuous clock with all data transmitted in a continuous train of pulses.

Alternatively, it can be a noncontinuous clock with the information being transmitted to the AD7714 in smaller

batches of data.

MCLK IN

Master Clock signal for the device. This can be provided in the form of a crystal/resonator or external clock.

crystal/resonator can be tied across the MCLK IN and MCLK OUT pins. Alternatively, the MCLK IN pin can

be driven with a CMOS-compatible clock and MCLK OUT left unconnected. The part is specified with clock

input frequencies of both 1 MHz and 2.4576 MHz.

MCLK OUT When the master clock for the device is a crystal/resonator, the crystal/resonator is connected between MCLK

IN and MCLK OUT. If an external clock is applied to the MCLK IN, MCLK OUT provides an inverted clock

сигнала. This clock can be used to provide a clock source for external circuits.

POL

Clock Polarity. Logic Input. With this input low, the first transition of the serial clock in a data transfer

operation is from a low to a high. In microcontroller applications, this means that the serial clock should idle

low between data transfers. With this input high, the first transition of the serial clock in a data transfer

operation is from a high to a low. In microcontroller applications, this means that the serial clock should idle

high between data transfers.

SYNC

Logic Input which allows for synchronization of the digital filters and analog modulators when using a number

of AD7714s. While SYNC is low, the nodes of the digital filter , the filter control logic and the calibration

control logic are reset and the analog modulator is also held in its reset state. SYNC does not affect the digital

interface and does not reset DRDY if it is low.

RESET

Logic Input. Active low input which resets the control logic, interface logic, digital filter and analog modulator

of the part to power-on status.

AIN1

Analog Input Channel 1. Programmable-gain analog input which can be used as a pseudo-differential input

when used with AIN6 or as the positive input of a differential analog input pair when used with AIN2 (see

Communications Register section).

AIN2

Analog Input Channel 2. Programmable-gain analog input which can be used as a pseudo-differential input

when used with AIN6 or as the negative input of a differential analog input pair when used with AIN1 (see

Communications Register section).

AIN3

Analog Input Channel 3. Programmable-gain analog input which can be used as a pseudo-differential input

when used with AIN6 or as the positive input of a differential analog input pair when used with AIN4 (see

Communications Register section).

AIN4

Analog Input Channel 4. Programmable-gain analog input which can be used as a pseudo-differential input

when used with AIN6 or as the negative input of a differential analog input pair when used with AIN3 (see

Communications Register section).

STANDBY

Logic Input. Taking this pin low shuts down the analog and digital circuitry, reducing current consumption to

typically 5 µ A.

А. В.

Analog Positive Supply Voltage, A Grade Versions: +3.3 V nominal (AD7714-3) or +5 V nominal (AD7714-5);

Y Grade Versions: 3 V or 5 V nominal.

BUFFER

Buffer Option Select. Logic Input. With this input low, the on-chip buffer on the analog input (after the

multiplexer and before the analog modulator) is shorted out. With the buffer shorted out the current flowing in

the AV

line is reduced to 270 µ A. With this input high, the on-chip buffer is in series with the analog input

allowing the inputs to handle higher source impedances.

REF IN(–)

Reference Input. Negative input of the differential reference input to the AD7714. The REF IN(–) can lie

anywhere between AV

and AGND provided REF IN(+) is greater than REF IN(–).

REF IN(+)

Reference Input. Positive input of the differential reference input to the AD7714. The reference input is

differential with the provision that REF IN(+) must be greater than REF IN(–). REF IN(+) can lie anywhere

between AV

and AGND.

AIN5

Analog Input Channel 5. Programmable-gain analog input which is the positive input of a differential analog

input pair when used with AIN6 (see Communications Register section).

AIN6

Analog Input Channel 6. Reference point for AIN1 through AIN4 in pseudo-differential mode or as the

negative input of a differential input pair when used with AIN5 (see Communications Register section).

AGND

Ground reference point for analog circuitry.

Page 10

AD7714

REV. C

–10–

PIN FUNCTION DESCRIPTION (Continued)

Штифт

No. Mnemonic

Функция

Chip Select. Active low Logic Input used to select the AD7714. With this input hard-wired low, the AD7714

can operate in its three-wire interface mode with SCLK, DIN and DOUT used to interface to the device. CS

can be used to select the device in systems with more than one device on the serial bus or as a frame

synchronization signal in communicating with the AD7714.

DRDY

Logic output. A logic low on this output indicates that a new output word is available from the AD7714 data

зарегистрироваться. The DRDY pin will return high upon completion of a read operation of a full output word. If no data

read has taken place, after an output update, the DRDY line will return high for 500 × t

CLK IN

cycles prior to

the next output update. This gives an indication of when a read operation should not be attempted to avoid

reading from the data register as it is being updated. DRDY is also used to indicate when the AD7714 has

completed its on-chip calibration sequence.

Даут

Serial Data Output with serial data being read from the output shift register on the part. This output shift

selection registers or data register depending on the register selection bits of the Communications Register.

DIN

Serial Data Input with serial data being written to the input shift register on the part. Data from this input shift

registers depending on the register selection bits of the Communications Register.

Д. В.

Digital Supply Voltage, A Grade Versions: +3.3 V or +5 V nominal; Y Grade Versions: 3 V or 5 V nominal.

DGND

Ground reference point for digital circuitry.

BIPOLAR NEGATIVE FULL-SCALE ERROR

This is the deviation of the first code transition from the ideal

AIN(+) voltage (AIN(–) – V

REF

/GAIN + 0.5 LSB) when operat-

ing in the bipolar mode.

POSITIVE FULL-SCALE OVERRANGE

Positive Full-Scale Overrange is the amount of overhead avail-

able to handle input voltages on AIN(+) input greater than

AIN(–) + V

REF

/GAIN (for example, noise peaks or excess volt-

ages due to system gain errors in system calibration routines)

without introducing errors due to overloading the analog modu-

lator or overflowing the digital filter.

NEGATIVE FULL-SCALE OVERRANGE

This is the amount of overhead available to handle voltages on

AIN(+) below AIN(–) – V

REF

/GAIN without overloading the

analog modulator or overflowing the digital filter. Обратите внимание, что

analog input will accept negative voltage peaks even in the uni-

polar mode provided that AIN(+) is greater than AIN(–) and

greater than AGND – 30 mV.

OFFSET CALIBRATION RANGE

In the system calibration modes, the AD7714 calibrates its

offset with respect to the analog input. The Offset Calibration

Range specification defines the range of voltages that the

AD7714 can accept and still calibrate offset accurately.

FULL-SCALE CALIBRATION RANGE

This is the range of voltages that the AD7714 can accept in the

system calibration mode and still calibrate full scale correctly.

INPUT SPAN

In system calibration schemes, two voltages applied in sequence

to the AD7714's analog input define the analog input range.

The input span specification defines the minimum and maxi-

mum input voltages from zero to full scale that the AD7714 can

accept and still calibrate gain accurately.

TERMINOLOGY*

INTEGRAL NONLINEARITY

This is the maximum deviation of any code from a straight line

passing through the endpoints of the transfer function. The end-

points of the transfer function are zero scale (not to be confused

with bipolar zero), a point 0.5 LSB below the first code transi-

tion (000 . . . 000 to 000 . . . 001) and full scale, a point

0.5 LSB above the last code transition (111 . . . 110 to

111 . . . 111). The error is expressed as a percentage of full

масштабе.

POSITIVE FULL-SCALE ERROR

Positive Full-Scale Error is the deviation of the last code transi-

tion (111 . . . 110 to 111 . . . 111) from the ideal AIN(+) voltage

(AIN(–) + V

REF

/GAIN – 3/2 LSBs). It applies to both unipolar

and bipolar analog input ranges.

UNIPOLAR OFFSET ERROR

Unipolar Offset Error is the deviation of the first code transition

from the ideal AIN(+) voltage (AIN(–) + 0.5 LSB) when oper-

ating in the unipolar mode.

BIPOLAR ZERO ERROR

This is the deviation of the midscale transition (0111 . . . 111

to 1000 . . . 000) from the ideal AIN(+) voltage (AIN(–) –

0.5 LSB) when operating in the bipolar mode.

GAIN ERROR

This is a measure of the span error of the ADC. It includes full-

scale errors but not zero-scale errors. For unipolar input ranges

it is defined as (full-scale error – unipolar offset error) while for

bipolar input ranges it is defined as (full-scale error – bipolar

zero error).

*AIN(–) refers to the negative input of the differential input pairs or to AIN6

when referring to the pseudo-differential input configurations.

Page 11

AD7714

REV. C

–11–

AD7714-5 OUTPUT NOISE

Table Ia shows the output rms noise and effective resolution for some typical notch and –3 dB frequencies for the AD7714-5 with

CLK IN

= 2.4576 MHz while Table Ib gives the information for f

CLK IN

= 1 MHz. The numbers given are for the bipolar input ranges

with a V

REF

of +2.5 V and with BUFFER = 0. These numbers are typical and are generated at an analog input voltage of 0 V. The

numbers in brackets in each table are for the effective resolution of the part (rounded to the nearest 0.5 LSB). The effective resolu-

tion of the device is defined as the ratio of the output rms noise to the input full scale (ie, 2 × V

REF

/GAIN ). It should be noted that

it is not calculated using peak-to-peak output noise numbers. Peak-to-peak noise numbers can be up to 6.6 times the rms numbers

while effective resolution numbers based on peak-to-peak noise can be 2.5 bits below the effective resolution based on rms noise as

quoted in the tables.

The output noise from the part comes from two sources. The first is the electrical noise in the semiconductor devices used in the

implementation of the modulator (device noise). Secondly, when the analog input signal is converted into the digital domain, quan-

tization noise is added. The device noise is at a low level and is largely independent of frequency. The quantization noise starts at

an even lower level but rises rapidly with increasing frequency to become the dominant noise source. Consequently, lower filter

notch settings (below 100 Hz approximately for f

CLK IN

= 2.4576 MHz and below 40 Hz approximately for f

CLK IN

= 1 MHz) tend to

be device noise dominated while higher notch settings are dominated by quantization noise. Changing the filter notch and cutoff

frequency in the quantization-noise dominated region results in a more dramatic improvement in noise performance than it does in

the device-noise dominated region as shown in Table I. Furthermore, quantization noise is added after the PGA, so effective resolu-

tion is largely independent of gain for the higher filter notch frequencies. Meanwhile, device noise is added in the PGA and, there-

fore, effective resolution reduces at high gains for lower notch frequencies. Additionally, in the device-noise dominated region, the

output noise (in µ V) is largely independent of reference voltage while in the quantization-noise dominated region, the noise is pro-

portional to the value of the reference. It is possible to do post-filtering on the device to improve the output data rate for a given

–3 dB frequency and also to further reduce the output noise.

At the lower filter notch settings (below 60 Hz for f

CLK IN

= 2.4576 MHz and below 25 Hz for f

CLK IN

= 1 MHz), the no missing

codes performance of the device is at the 24-bit level. At the higher settings, more codes will be missed until at 1 kHz notch setting

for f

CLK IN

= 2.4576 MHz (400 Hz for f

CLK IN

= 1 MHz), no missing codes performance is only guaranteed to the 12-bit level.

Table Ia. AD7714-5 Output Noise/Resolution vs. Gain and First Notch for f

CLK IN

= 2.4576 MHz, BUFFER = 0

Filter First

Typical Output RMS Noise in V (Effective Resolution in Bits)

Notch & O/P –3 dB

Gain of

Скорость передачи данных

Частота

128

5 Hz

1.31 Hz

0.87 (22.5) 0.48 (22.5) 0.24 (22.5) 0.2 (21.5) 0.18 (20.5) 0.17 (20)

0.17 (19) 0.17 (18)

10 Hz

2.62 Hz

1,0

(22.5) 0.78 (21.5) 0.48 (21.5) 0.33 (21)

0.25 (20.5) 0.25 (19.5) 0.25 (18.5) 0.25 (17.5)

25 Hz

6.55 Hz

1,8

(21.5) 1.1

(21)

0.63 (21)

0.5 (20)

0.44 (19.5) 0.41 (18.5) 0.38 (17.5) 0.38 (16.5)

30 Hz

7.86 Hz

2,5

(21)

1.31 (21)

0.84 (20.5) 0.57 (20)

0.46 (19.5) 0.43 (18.5) 0.4 (17.5) 0.4 (16.5)

50 Гц

13.1 Hz

4.33 (20)

2.06 (20)

1.2 (20)

0.64 (20)

0.54 (19)

0.46 (18.5) 0.46 (17.5) 0.46 (16.5)

60 Гц

15.72 Hz

5.28 (20)

2.36 (20)

1.33 (20)

0.87 (19.5) 0.63 (19)

0.62 (18)

0.6 (17) 0.56 (16)

100 Hz

26.2 Hz

12.1 (18.5) 5.9

(18.5) 2.86 (19)

1.91 (18.5) 1.06 (18)

0.83 (17.5) 0.82 (16.5) 0.76 (15.5)

250 Hz

65.5 Hz

127

(15.5) 58

(15.5) 29

(15.5) 15.9 (15.5) 6.7 (15.5) 3.72 (15.5) 1.96 (15.5) 1.5 (14.5)

500 Hz

131 Hz

533

(13)

267

(13)

137 (13)

(13)

8.6 (13) 4.4 (13)

1 kHz

262 Hz

2,850 (11)

1,258 (11)

680 (11)

297 (11)

131 (11)

(10.5) 53 (10.5) 28

(10.5)

Table Ib. AD7714-5 Output Noise/Resolution vs. Gain and First Notch for f

CLK IN

= 1 MHz, BUFFER = 0

Filter First

Typical Output RMS Noise in V (Effective Resolution in Bits)

Notch & O/P –3 dB

Gain of

Скорость передачи данных

Частота

128

2 Hz

0.52 Hz

0.75 (22.5) 0.56 (22)

0.31 (22)

0.19 (21.5) 0.17 (21)

0.14 (20)

0.14 (19) 0.14 (18)

4 Hz

1.05 Hz

1.04 (22)

0.88 (21.5) 0.45 (21.5) 0.28 (21)

0.21 (20.5) 0.21 (19.5) 0.21 (18.5) 0.21 (17.5)

10 Hz

2.62 Hz

1.66 (21.5) 1.01 (21.5) 0.77 (20.5) 0.41 (20.5) 0.37 (19.5) 0.35 (19)

0.35 (18) 0.35 (17)

25 Hz

6.55 Hz

5,2

(20)

2.06 (20)

1.4 (20)

0.86 (19.5) 0.63 (19)

0.61 (18)

0.59 (17) 0.59 (16)

30 Hz

7.86 Hz

7,1

(19.5) 3.28 (19.5) 1.42 (19.5) 1.07 (19)

0.78 (18.5) 0.64 (18)

0.61 (17) 0.61 (16)

50 Гц

13.1 Hz

19.4 (18)

9.11 (18)

4.2 (18)

2.45 (18)

1.56 (17.5) 1.1 (17)

0.82 (16.5) 0.8 (15.5)

60 Гц

15.72 Hz

(17.5) 16

(17.5) 6.5 (17.5) 2.9 (17.5) 1.93 (17.5) 1.4 (17)

1.1 (16) 0.98 (15.5)

100 Hz

26.2 Hz

102

(15.5) 58

(15.5) 25

(15.5) 13.5 (15.5) 5.7 (15.5) 3.9 (15.5) 2.1 (15) 1.3 (15)

200 Hz

52.4 Hz

637

(13)

259

(13)

130 (13)

(13)

11 (13) 6

(12.5)

400 Hz

104.8 Hz

2,830 (11)

1,430 (11)

720 (11)

334 (11)

220 (10.5) 94

(10.5) 54 (10.5) 25

(10.5)

Page 12

AD7714

REV. C

–12–

AD7714-3 OUTPUT NOISE

Table IIa shows the output rms noise and effective resolution for some typical notch and –3 dB frequencies for the AD7714-3 with

CLK IN

= 2.4576 MHz while Table IIb gives the information for f

CLK IN

= 1 MHz. The numbers given are for the bipolar input

ranges with a V

REF

of +1.25 V and BUFFER = 0. These numbers are typical and are generated at an analog input voltage of 0 V.

The numbers in brackets in each table are for the effective resolution of the part (rounded to the nearest 0.5 LSB). The effective

resolution of the device is defined as the ratio of the output rms noise to the input full scale (ie, 2 × V

REF

/GAIN). It should be

noted that it is not calculated using peak-to-peak output noise numbers. Peak-to-peak noise numbers can be up to 6.6 times the rms

numbers while effective resolution numbers based on peak-to-peak noise can be 2.5 bits below the effective resolution based on rms

noise as quoted in the tables.

The output noise from the part comes from two sources. The first is the electrical noise in the semiconductor devices used in the

implementation of the modulator (device noise). Secondly, when the analog input signal is converted into the digital domain, quan-

tization noise is added. The device noise is at a low level and is largely independent of frequency. The quantization noise starts at

an even lower level but rises rapidly with increasing frequency to become the dominant noise source. Consequently, lower filter

notch settings (below 100 Hz approximately for f

CLK IN

= 2.4576 MHz and below 40 Hz approximately for f

CLK IN

= 1 MHz) tend to

be device noise dominated while higher notch settings are dominated by quantization noise. Changing the filter notch and cutoff

frequency in the quantization noise dominated region results in a more dramatic improvement in noise performance than it does in

the device-noise dominated region as shown in Table II. Furthermore, quantization noise is added after the PGA, so effective reso-

lution is largely independent of gain for the higher filter notch frequencies. Meanwhile, device noise is added in the PGA and, there-

fore, effective resolution suffers a little at high gains for lower notch frequencies. Additionally, in the device-noise dominated region,

the output noise (in µ V) is largely independent of reference voltage while in the quantization-noise dominated region, the noise is

proportional to the value of the reference. It is possible to do post-filtering on the device to improve the output data ratefor a given

–3 dB frequency and also to further reduce the output noise.

At the lower filter notch settings (below 60 Hz for f

CLK IN

= 2.4576 MHz and below 25 Hz for f

CLK IN

= 1 MHz), the no missing

codes performance of the device is at the 24-bit level. At the higher settings, more codes will be missed until at 1 kHz notch setting

for f

CLK IN

= 2.4576 MHz (400 Hz for f

CLK IN

= 1 MHz), no missing codes performance is only guaranteed to the 12-bit level.

Filter First

Typical Output RMS Noise in V (Effective Resolution in Bits)

Notch & O/P –3 dB

Gain of

Скорость передачи данных

Частота

128

2 Hz

0.52 Hz

0.86 (21.5) 0.58 (21)

0.32 (21)

0.21 (20.5) 0.2 (19.5) 0.2 (18.5) 0.2 (17.5) 0.2 (16.5)

4 Hz

1.05 Hz

1.26 (21)

0.74 (20.5) 0.44 (20.5) 0.35 (20)

0.3 (19)

0.3 (18)

0.3 (17) 0.3 (16)

10 Hz

2.62 Hz

1.68 (20.5) 1.33 (20)

0.73 (20)

0.5 (19)

0.49 (18.5) 0.49 (17.5) 0.48 (16.5) 0.47 (15.5)

25 Hz

6.55 Hz

3.82 (19.5) 2.0

(19.5) 1.2 (19)

0.88 (18.5) 0.66 (18)

0.57 (17)

0.55 (16) 0.55 (15)

30 Hz

7.86 Hz

4.88 (19)

2,1

(19)

1.3 (19)

0.93 (18.5) 0.82 (17.5) 0.69 (17)

0.68 (16) 0.66 (15)

50 Гц

13.1 Hz

(18)

4,8

(18)

2.4 (18)

1.4 (18)

1.4 (17)

0.73 (16.5) 0.71 (15.5) 0.7 (15)

60 Гц

15.72 Hz

14.7 (17.5) 7.5

(17.5) 3.8 (17.5) 2.6 (17)

1.5 (16.5) 0.95 (16.5) 0.88 (15) 0.9 (14.5)

100 Hz

26.2 Hz

(15.5) 30

(15.5) 12

(15.5) 6.1 (15.5) 2.9 (15.5) 2.4 (15)

1.8 (14.5) 1.8 (13.5)

200 Hz

52.4 Hz

275

(13)

130

(13)

6.3 (12.5) 3

(12.5)

400 Hz

104.8 Hz

1435 (11)

720

(11)

362 (11)

175 (11)

110 (10.5) 51

(10.5) 31 (10.5) 12

(10.5)

Table IIa. AD7714-3 Output Noise/Resolution vs. Gain and First Notch for f

CLK IN

= 2.4576 MHz, BUFFER = 0

Filter First

Typical Output RMS Noise in V (Effective Resolution in Bits)

Notch & O/P –3 dB

Gain of

Скорость передачи данных

Частота

128

5 Hz

1.31 Hz

1.07 (21)

0.68 (21)

0.29 (21)

0.24 (20)

0.22 (19.5) 0.22 (18.5) 0.22 (17.5) 0.22 (16.5)

10 Hz

2.62 Hz

1.69 (20.5) 1.1

(20)

0.56 (20)

0.35 (19.5) 0.33 (19)

0.33 (18)

0.33 (17) 0.33 (16)

25 Hz

6.55 Hz

3.03 (19.5) 1.7

(19.5) 0.89 (19.5) 0.55 (19)

0.49 (18.5) 0.46 (17.5) 0.46 (16.5) 0.45 (15.5)

30 Hz

7.86 Hz

3.55 (19.5) 2.1

(19)

1.1 (19)

0.61 (18.5) 0.58 (18)

0.57 (17)

0.55 (16) 0.55 (15)

50 Гц

13.1 Hz

4.72 (19)

2,3

(19)

1.5 (18.5) 0.84 (18.5) 0.7 (18)

0.68 (17)

0.67 (16) 0.66 (15)

60 Гц

15.72 Hz

5.12 (19)

3,1

(18.5) 1.6 (18)

0.98 (18)

0.9 (17.5) 0.7 (17)

0.69 (16) 0.68 (15)

100 Hz

26.2 Hz

9.68 (18)

5,6

(18)

2.4 (18)

1.3 (18)

1.1 (17)

0.95 (16.5) 0.88 (15.5) 0.9 (14.5)

250 Hz

65.5 Hz

(16)

(15.5) 15

(15.5) 5.8 (15.5) 3.7 (15.5) 2.4 (15)

1.8 (14.5) 1.8 (13.5)

500 Hz

131 Hz

304

(13)

129

(13)

6.3 (12.5) 3

(12.5)

1 kHz

262 Hz

1410 (11)

715

(11)

350 (11)

177 (11)

101 (10.5) 51

(10.5) 31 (10.5) 12

(10.5)

Table IIb. AD7714-3 Output Noise/Resolution vs. Gain and First Notch for f

CLK IN

= 1 MHz, BUFFER = 0

Page 13

AD7714

REV. C

–13–

BUFFERED MODE NOISE

Table III shows the typical output rms noise and effective resolution for some typical notch and –3 dB frequencies for the AD7714-

5 with f

CLK IN

= 2.4576 MHz and BUFFER = +5 V. Table IV gives the information for the AD7714-3 again with f

CLK IN

= 2.4576

MHz and BUFFER = +5 V. The numbers given are for the bipolar input ranges and are generated with a differential analog input

voltage of 0 V. For the AD7714-5, the V

REF

voltage is +2.5 V while for the AD7714 the V

REF

voltage is +1.25 V. Th e numbers in

brackets in each table are for the effective resolution of the part (rounded to the nearest 0.5 LSB). The effective resolution of the

device is defined as the ratio of the output rms noise to the input full scale (ie, 2 × V

REF

/GAIN). It should be noted that it is not

calculated using peak-to-peak output noise numbers. Peak-to-peak noise numbers can be up to 6.6 times the rms numbers while

effective resolution numbers based on peak-to-peak noise can be 2.5 bits below the effective resolution based on rms noise as quoted

in the tables.

Table III. AD7714-5 Buffered Mode Output Noise/Resolution for f

CLK IN

= 2.4576 MHz

Filter First

Typical Output RMS Noise in V (Effective Resolution in Bits)

Notch & O/P –3 dB

Gain of

Скорость передачи данных

Частота

128

5 Hz

1.31 Hz

0.99 (22.5) 0.68 (22)

0.46 (21.5) 0.26 (21)

0.26 (20)

0.26 (19)

0.26 (18) 0.26 (17)

10 Hz

2.62 Hz

1,5

(21.5) 0.95 (21.5) 0.63 (21)

0.41 (20.5) 0.39 (19.5) 0.36 (18.5) 0.36 (17.5) 0.36 (16.5)

25 Hz

6.55 Hz

2,5

(21)

1,7

(20.5) 0.88 (20.5) 0.75 (19.5) 0.57 (19)

0.57 (18)

0.57 (17) 0.56 (16)

30 Hz

7.86 Hz

2,9

(20.5) 1.8

(20.5) 1

(20)

0.87 (19.5) 0.75 (18.5) 0.72 (17.5) 0.72 (16.5) 0.71 (15.5)

50 Гц

13.1 Hz

4,2

(20)

2,5

(20)

1.5 (19.5) 1.1 (19)

0.94 (18.5) 0.94 (17.5) 0.94 (16.5) 0.87 (15.5)

60 Гц

15.72 Hz

6,1

(19.5) 2.9

(19.5) 2

(19.5) 1.2 (19)

(18.5) 0.97 (17.5) 0.95 (16.5) 0.94 (15.5)

100 Hz

26.2 Hz

13.8 (18.5) 6.5

(18.5) 3.5 (18.5) 2.2 (18)

1.3 (18)

1.2 (17)

1.3 (16) 1.1 (15)

250 Hz

65.5 Hz

(16)

(15.5) 25

(15.5) 11

(15.5) 5.7 (15.5) 3.6 (15.5) 2.4 (15) 2.1 (14)

500 Hz

131 Hz

508

(13.5) 241

(13.5) 117 (13.5) 73

(13)

8.5 (13) 5.2 (13)

1 kHz

262 Hz

2860 (11)

1700 (10.5) 745 (10.5) 480 (10.5) 197 (10.5) 94

(10.5) 53 (10.5) 23

(10.5)

Table IV. AD7714-3 Buffered Mode Output Noise/Resolution for f

CLK IN

= 2.4576 MHz

Filter First

Typical Output RMS Noise in V (Effective Resolution in Bits)

Notch & O/P –3 dB

Gain of

Скорость передачи данных

Частота

128

5 Hz

1.31 Hz

1.16 (21)

0.76 (20.5) 0.34 (20)

0.29 (20)

0.29 (19)

0.28 (18)

0.26 (17) 0.26 (16)

10 Hz

2.62 Hz

1,7

(20.5) 1

(20.5) 0.7 (20)

0.46 (19.5) 0.45 (18.5) 0.4 (17.5) 0.4 (16.5) 0.4 (15.5)

25 Hz

6.55 Hz

3,5

(19.5) 1.8

(19.5) 1.1 (19)

0.74 (18.5) 0.63 (18)

0.6 (17)

0.6 (16) 0.6 (15)

30 Hz

7.86 Hz

3,7

(19.5) 2.2

(19)

1.3 (19)

0.76 (18.5) 0.68 (18)

0.66 (17)

0.66 (16) 0.66 (15)

50 Гц

13.1 Hz

4,5

(19)

(18.5) 1.7 (18.5) 1.0 (18)

0.92 (17.5) 0.9 (16.5) 0.89 (15.5) 0.89 (14.5)

60 Гц

15.72 Hz

5,3

(19)

3,3

(18.5) 1.8 (18.5) 1.1 (18)

(17)

0.96 (16.5) 0.96 (15.5) 0.96 (14.5)

100 Hz

26.2 Hz

(18)

4,9

(18)

3.1 (17.5) 1.5 (17.5) 1.2 (17)

1.2 (16)

1.2 (15) 1.2 (14)

250 Hz

65.5 Hz

(15.5) 29

(15.5) 15

(15.5) 7.5 (15.5) 4.7 (15)

2.6 (15)

2.5 (14) 1.6 (13.5)

500 Hz

131 Hz

300

(13.5) 171

(13)

8.6 (13)

5.6 (13) 3.1 (12.5)

1 kHz

262 Hz

1722 (10.5) 735

(10.5) 380 (10.5) 230 (10.5) 93

(10.5) 55

(10.5) 30 (10.5) 12

(10.5)

Page 14

AD7714

REV. C

–14–

ON-CHIP REGISTERS

The AD7714 contains eight on-chip registers which can be accessed via the serial port of the part. The first of these is a Communica-

tions Register which controls the channel selection, decides whether the next operation is a read or write operation and also decides

which register the next read or write operation accesses. All communications to the part must start with a write operation to the

Communications Register. After power-on or RESET , the device expects a write to its Communications Register. The data written

to this register determines whether the next operation to the part is a read or a write operation and also determines to which register

this read or write operation occurs. Therefore, write access to any of the other registers on the part starts with a write operation to the

Communications Register followed by a write to the selected register. A read operation from any other register on the part (including

the output data register) starts with a write operation to the Communications Register followed by a read operation from the selected

зарегистрироваться. The communications register also controls channel selection and the DRDY status is also available by reading from the

Communications Register. The second register is a Mode Register which determines calibration mode and gain setting. The third

register is labelled the Filter High Register and this determines the word length, bipolar/unipolar operation and contains the upper 4

bits of the filter selection word. The fourth register is labelled the Filter Low Register and contains the lower 8 bits of the filter selec-

tion word. The fifth register is a Test Register which is accessed when testing the device. The sixth register is the Data Register from

which the output data from the part is accessed. The final registers allow access to the part's calibration registers. The Zero Scale

Calibration Register allows access to the zero scale calibration coefficients for the selected input channel while the Full Scale Calibra-

tion Register allows access to the full scale calibration coefficients for the selected input channel. The registers are discussed in more

detail in the following sections.

Communications Register (RS2-RS0 = 0, 0, 0)

The Communications Register is an 8-bit register from which data can either be read or to which data can be written. All communi-

cations to the part must start with a write operation to the Communications Register. The data written to the Communications Reg-

ister determines whether the next operation is a read or write operation and to which register this operation takes place. После того,

subsequent read or write operation to the selected register is complete, the interface returns to where it expects a write operation to

the Communications Register. This is the default state of the interface, and on power-up or after a RESET , the AD7714 is in this

default state waiting for a write operation to the Communications Register. In situations where the interface sequence is lost, if a

write operation of sufficient duration (containing at least 32 serial clock cycles) takes place with DIN high, the AD7714 returns to

this default state. Table V outlines the bit designations for the Communications Register.

Table V. Communications Register

Table VI. Register Selection

0/ DRDY

RS2

RS1

RS0

R/ W

СН2

CH1

CH0

0/ DRDY

For a write operation, a 0 must be written to this bit so that the write operation to the Communications Register

actually takes place. If a 1 is written to this bit, the part will not clock on to subsequent bits in the register. It will stay

at this bit location until a 0 is written to this bit. Once a 0 is written to this bit, the next 7 bits will be loaded to the

Communications Register. For a read operation, this bit provides the status of the DRDY flag from the part.

status of this bit is the same as the DRDY output pin.

RS2–RS0

registers the next read or write operation takes place as shown in Table VI along with the register size.

RS2

RS1

RS0

Регистр

Register Size

Communications Register

8 Bits

Mode Register

8 Bits

Filter High Register

8 Bits

Filter Low Register

8 Bits

Test Register

8 Bits

Data Register

16 Bits or 24 Bits

Zero-Scale Calibration Register

24 Bits

Full-Scale Calibration Register

24 Bits

Page 15

AD7714

REV. C

–15–

СН2

CH1

CH0

AIN(+)

AIN(–)

Тип

Calibration Register Pair

AIN1

AIN6

Pseudo Differential

AIN2

AIN6

Pseudo Differential

AIN3

AIN6

Pseudo Differential

AIN4

AIN6

Pseudo Differential

AIN1

AIN2

Fully Differential

AIN3

AIN4

Fully Differential